KR960035644A - 게인 메모리셀용 저전력 센스 증폭기 - Google Patents

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Abstract

그 출력이 잘못 형성된 어떤 메모리셀의 출력을 감지하기 위한 저전력 센스 증폭기는 특히 게인 메모리셀에 이용하기 적합하다. 상기 저전력 센스 증폭기 회로는 신호 감지 후에 안정성을 제공하는 추가회로를 가진 피드백 루프를 가진 인버터를 기초로 한다. 비트 감지 라인은 감지하기 전에 방전되고 감지된 후에는 판독 사이클 중에 게인 메모리셀의 로직값에 따라 로직 “0”및 로직“1”로 록킹된다. 저전력 센스 증폭기는 공급 전압에 대하여 양호하게 형성되고 게인 메모리셀의 로직값에 대응하는 출력을 제공한다. 저전력 센스 증폭기는 신호 감지 중에 바이어스 전류가 흐르지 않으며 스탠바이 모드에서 전력 소비가 없다. 본 발명의 저전력 센스 증폭기는 제1 및 2 비트 센스 라인에 의하여 공유될 수 있다. 저전력 센스 증폭기는 상대적으로 작은 부품 수를 가지며 이는 증폭기사 출력신호를 매우 빠르게 감지할 수 있도록 한다.

Description

게인 메모리셀용 저전력 센스 증폭기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 임의의 제2 비트 센스 라인을 가진 저전력 센스 증폭기에 대한 개략적인 블럭도. 제3도는 비트감지 라인 스위치를 가진 두 개의 비트 감지 라인사이에 공유되는 저전력 센스 증폭기에 대한 계략적인 블럭도, 제4도는 비트 감지 라인 스위치 및 별도 풀-업 트랜지스터를 가진 두 개의 비트 감지 라인사이에 의해 공유되는 저전력 센스 중폭기에 대한 계략적인 블럭도.

Claims (20)

  1. 로직 1을 저장하는 제1 상태 및 로직 0을 저장하는 제2 상태로 동작하는 게인 메모리셀을 위해 이용되며, 상기 게인 메모리셀은 저장 전위를 비트 라인에 인가하도록 제어 라인에 신호를 인가함으로써 상기 게인 메모리셀이 활성화되고, 상기 저장 전위는 저장 로직 1에 대응하는 제1 전위 레벨 및 저장 로직 0에 대응하는 제2 전위 레벨을 표시하는 센스 증폭기에 있어서, 감지 전에 비트 라인을 방전시키기 위하여 비트 라인에 연결된 예비 방전 수단; 작동 제어 신호에 응답하여 비트 라인상의 레벨을 감지하고 출력 신호를 제공하며, 상기 비트 라인에 연결되며, 각각의 제1 전위 레벨 및 제2 전위 레벨을 위한 상기 비트 라인에 전체 전위 레벨을 정확히 다시 보내기 위한 피드백 수단을 포함하며, 비트 라인상의 제1 전위 레벨에 응답하는 제1 전도 상태 및 제2 전위 레벨에 응답하는 제2 비전도 상태를 가지는 작동 가능 센스 증폭기 수단; 및 상기 게인 메모리셀이 비트 라인에 저장 전휘 레벨을 인가하도록 그리고 상기 작동가능센스 증폭기 수단을 활성화하여 비트라인을감지하도록 개인 메모리셀의 제어 라인에 연결되는 활성화 수단을 포함하며 상기 작동가능 센스 증폭기 수단의 출력 신호는 개인 메모리셀이 저장 로직 1을 포함할 경우에는 제1 상태로 그리고 게인 메모리셀이 저장 로직 0을 포함할 경우에는 제2 상태로 동작하는 것을 특징으로 하는 센스 증폭기.
  2. 제1항에 있어서, 상기 예비 방전 수단은 소스, 드레인 및 게이트 전극을 가진 nMOS 트랜지스터를 포함하며, 상기 소스 전극은 제1 전위를 받아들이기 위하여 이용되며, 상기 드레인 전극은 비트 라인에 연결되며, 상기 게이트 전극은 예비 방전 제어 라인에 연결되는 것을 특징으로 하는 센스 증폭기.
  3. 제1항에 있어서, 스위치 제어 신호에 응답하여 스위칭된 출력 신호를 제공하기 위하여 상기 작동가능 센스 증폭기 수단의 출력 신호를 받아들이기에 적합한 스위칭 수단을 추가로 포함하는 것을 특징으로 하는 센스 증폭기.
  4. 제3항에 있어서, 상기 스위칭 수단은 소스, 드레인 및 게이트 전극을 가진 nMOS 트랜지스터를 포함하며, 상기 드레인 전극은 상기 작동가능 센스 증폭기 수단의 출력신호를 받아들이기 위하여 이용되며, 상기 게이트는 스위치 제어 신호를 받아들이기 위하여 이용되는 것을 특징으로 하는 센스 증폭기.
  5. 제1항에 있어서, 상기 작동가능 센스 증폭기 수단은; 드레인, 제1 전위에 연결된 소스 및 상기 비트 라인에 연결된 게이트 전극을 가진 제1 nMOS 트랜지스터; 상기 비트 라인에 연결된 드레인, 소스 및 게이트 전극을 가진 제2 nMOS 트랜지스터; 상기 제2 nMOS 트랜지스터의 소스 전극에 연결된 드레인, 상기 제1 전위에 연결된 소스 및 홀드 신호를 받아들이기 위하여 이용되는 게이트 전극을 가진 제3 nMOS 트랜지스터; 상기 비트 라인에 연결된 드레인, 제2 전위에 연결된 소스 및 게이트 전극을 가진 제1 pMOS 트랜지스터; 드레인, 상기 제2 전위에 연결된 소스 및 예비충전 신호를 받아들이기 위하여 이용되는 게이트 전극을 가진 제2 pMOS 트랜지스터; 및 상기 제1 pMOS 트랜지스터의 게이트 전극, 상기 제2 pMOS 트랜지스터의 드레인 전극, 상기 제2 nMOS 트랜지스터의 게이트 전극 및 상기 제1 nMOS 트랜지스터의 드레인 전극에 공통으로 연결된 출력 라인을 포함하는 것을 특징으로 하는 센스 중폭기.
  6. 제5항에 있어서, 상기 센스 증폭기는 활성 모드 및 스탠바이 모드를 가지며, 상기 제2 전위는 상기 스탠바이 모드에서 상기 제1 전위와 동일하여, 상기 센스 증폭기는 상기 스탠바이 모드에서 전력 소모가 없는 것을 특징으로 하는 센스 증폭기.
  7. 각각 로직 1을 저장하는 제1 상태 및 로직 0을 저장하는 제2 상태로 동작하는 게인 메모리셀을 위해 이용되며, 상기 게인 메모리셀은 저장 전위를 비트 라인에 인가하도록 제어 라인에 신호를 인가함으로써 상기 게인 메모리셀이 활성화되고, 상기 저장 전위는 저장 로직 1에 대응하는 제1 전위 레벨 및 저장 로직 0에 대응하는 제2 전위 레벨을 표시하는 다수의 게인 메모리셀용 센스 증폭기에 있어서, 상기 다수의 게인 메모리셀의 각각의 게인 메모리셀의 비트 라인에 공통으로 연결된 공유 비트 라인; 감지 전에 상기 공유 비트 라인을 방전시키기 위하여 상기 비트 라인에 연결된 예비 방전 수단; 작동 제어 신호에 응답하여 상기 공유 비트 라인상의 레벨을 감지하고 출력 신호를 제공하며, 상기 공유 비트라인에 연결되며, 각각의 제1 전위 레벨 및 제2 전위 레벨을 위한 상기 공유 비트 라인에 전체 전위 레벨을 정확히 다시 보내기 위한 피드백 수단을 포함하며, 상기 공유 비트 라인상의 제1 전위 레벨에 응답하는 제1 전도 상태 및 제2 전위 레벨에 응답하는 제2 비전도 상태를 가지는 작동 기능 센스 증폭기 수단; 및 상기 다수의 게인 메모리셀중 선택된 게인 메모리셀이 상기 공유 비트 라인에 저장 전위 레벨을 인가하도록 그리고 상기 작동가능 센스 증폭기 수단을 활성화하여 상기 공유 비트 라인을 감지하도록 상기 다수의 게인 메모리셀의 선택된 게인 메모리셀의 제어 라인에 연결되는 화성화 수단을 포함하며 상기 작동가능 센스 증폭기 수단의 출력 신호는 다수의 게인 메모리셀중 선택된 게인 메모리셀이 저장 로직 1을 포함할 경우에는 제1 상태로 그리고 게인 메모리셀중 선택된 게인 메모리셀이 저장 로직 0을 포함할 경우에는 제2 상태로 동작하는 것을 특징으로 하는 다수의 게인 메모리셀용 센스 증폭기.
  8. 제7항에 있어서, 상기 예비 방전 수단은 소스, 드레인 및 게이트 전극을 가진 nMOS 트랜지스터를 포함하며, 상기 소스 전극은 제1 전위에 연결되며, 상기 드레인 전극은 상기 공유 비트 라인에 연결되며, 상기 게이트 전극은 예비 방전 제어 신호를 받아들이기 위하여 이용되는 것을 특징으로 하는 다수의 게인 메모리셀용 센스 증폭기.
  9. 제7항에 있어서, 스위치 제어 신호에 응답하여 스위칭된 출력 신호를 제공하기 위하여 상기 작동가능 센스 증폭기 수단의 출력 신호를 받아들이기에 적합한 스위칭 수단을 추가로 포함하는 것을 특징으로 하는 다수의 게인 메모리셀용 센스 증폭기.
  10. 제9항에 있어서, 상기 스위칭 수단은 소스, 드레인 및 게이트 전극을 가진 nMOS 트랜지스터를 포함하며, 상기 드레인 전극은 상기 출력 신호를 받아들이기 위하여 이용되며, 상기 게이트전극은 스위치제어 신호를 받아들이기 위하여 이용되는 것을 특징으로 하는 다수의 게인 메모리셀용 센스 증폭기.
  11. 제7항에 있어서, 상기 작동가능 센스 증폭기 수단은; 드레인, 제1 전위에 연결된 소스 및 상기 공유 비트 라인에 연결된 게이트 전극을 가진 제1 nMOS 트랜지스터; 상기 공유 비트 라인에 연결된 드레인, 소스 및 게이트 전극을 가진 제2 nMOS 트랜지스터; 상기 제2 nMOS 트랜지스터의 소스 전극에 연결된 드레인, 상기 제1 전위에 연결된 소스 및 홀드 신호를 받아들이기 위하여 이용되는 게이트 전극을 가진 제3 nMOS 트랜지스터; 상기 공유 비트 라인에 연결된 드레인, 제2 전위에 연결된 소스 및 게이트 전극을 가진 제1 pMOS 트랜지스터; 드레인, 상기 제2 전위에 연결된 소스 및 예비충전 신호를 받아들이기 위하여 이용되는 게이트 전극을 가진 제2 pMOS 트랜지스터; 및 상기 제1 pMOS 트랜지스터의 게이트 전극, 상기 제2 pMOS 트랜지스터의 드레인 전극, 상기 제2 nMOS 트랜지스터의 게이트 전극 및 상기 제1 nMOS 트랜지스터의 드레인 전극에 공통으로 연결된 출력 라인을 포함하는 것을 특징으로 하는 다수의 게인 메모리셀용 센스 증폭기.
  12. 제11항에 있어서, 상기 센스 증폭기는 활성 모드 및 스탠바이 모드를 가지며, 상기 제2 전위는 상기 스탠바이 모드에서 상기 제1 전위와 동일하여, 상기 센스 증폭기는 상기 스탠바이 모드에서 전력 소모가 없는 것을 특징으로 하는 다수의 메모리셀용 센스 증폭기.
  13. 제7항에 있어서, 상기 공유 비트라인은 다수의 스위칭 수단에 의하여 상기 다수의 게인 메모리셀의 각각의 게인 메모리셀의 비트 라인과 상호연결되어 상기 상호연결을 스위칭하는 것을 특징으로 하는 다수의 게인 메모리셀용 센스 증폭기.
  14. 제13항에 있어서, 다수의 상기 방전 수단은 상기 활성 스위칭 수단 전에 다수의 게인 메모리셀의 각각의 게인 메모리셀의 비트 라인에 연결되는 것을 특징으로 하는 다수의 게인 메모리셀용 센스 증폭기.
  15. 제13항에 있어서, 상기 다수의 스위칭 수단은 소스, 드레인 및 게이트 전극을 가진 nMOS 트랜지스터를 포함하며, 상기 소스 전극은 다수의 게인 메모리셀 중 하나의 게인 메모리셀의 비트 라인에 연결되며, 상기 드레인 전극은 상기 공유 비트 라인에 연결되며, 상기 게이트 전극은 비트 제어 신호를 받아들이기 위하여 이용되는 것을 특징으로 하는 다수의 게인 메모리셀용 센스 증폭기.
  16. 제14항에 있어서, 상기 다수의 활성 방전 수단 각각은 소스, 드레인 및 게이트 전극을 가진 nMOS 트랜지스터를 포함하며, 상기 소스 전극은 제1 전위에 연결되며, 상기 드레인 전극은 다수의 게인 메모리셀중 하나의 비트 라인에 연결되며, 상기 게이트 전극은 예비 방전 제어 신호를 받아들이기 위하여 이용되는 것을 특징으로 하는 다수의 게인 메모리셀용 센스 증폭기.
  17. 제7항에 있어서, 상기 공유 비트 라인에 공통으로 연결된 상기 다수의 게인 메모리셀은 두 개의 게인 메모리셀을 포함하는 것을 특징으로 하는 다수의 게인 메모리셀용 센스 증폭기.
  18. 로직 1을 저장하는 제1 상태 및 로직 0을 저장하는 제2 상태로 동작하는 게인 메모리셀을 위해 이용되며, 상기 게인 메모리셀은 저장 전위를 비트라인에 인가하도록 제어 라인에 신호를 인가함으로써 상기 게인 메모리셀이 활성화되고, 상기 저장 전위는 저장 로직 1에 대응하는 제1 전위 레벨 및 저장 로직 0에 대응하는 제2 전위레벨을 표시하도록 된 게인 메모리셀 감지 방법에 있어서, 제어신호에 응답하여 상기 비트 라인을 방전하는 제1 방전 단계; 게인 메모리셀이 상기 비트 라인에 상기 전위를 인가하도록 메모리 제어 라인에 신호를 인가하는 단계; 상기 전위가 비트 라인에 인가된 후에 비트 라인을 이차적으로 방전하고, 다음에 각각의 제1 및 2상태로 동작하는 전위를 위해 상기 비트 라인에 전체 전위 레벨을 정확히 다시 보내기 위한 피드백 수단을 활성화하며.
    상기 전위의 제1 상태에 응답하여 전도 상태가 되도록 하고 상기 전위의 제2 상태에 응답하여 비전도 상태가 되도록 하는 단계; 및 게인 메모리셀이 저장 로직 1을 포함할 경우 이진수 1을 표시하는 제1 상태로 동작하는 출력 신호 및 게인 메모리셀이 저장 로직 0을 포함할 경우 이진수 0을 포시하는 제2 상태로 동작하는 출력 신호를 제공하는 단계를 포함하는 것을 특징으로 하는 다수의 게인 메모리셀용 감지 방법.
  19. 제18항에 있어서, 소정 주기동안 상기 출력 신호를 래칭시키는 단계를 추가로 포함하는 것을 특징으로 하는 게인 메모리셀 감지 방법.
  20. 제18항에 있어서, 제어 신호에 응답하여 상기 비트 라인을 방전하는 제1 방전 단계는 소스, 드레인 및 게이트를 포함하는 nMOS 트랜지스터를 포함하며, 상기 소스는 제1 전위에 연결되고, 상기 드레인은 상기 비트 라인에 연결되고 상기 게이트는 예비 방전 제어 라인에 연결되는 것을 특징으로 하는 게인 메모리셀 감지 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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