JPS5836503B2 - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPS5836503B2
JPS5836503B2 JP55007525A JP752580A JPS5836503B2 JP S5836503 B2 JPS5836503 B2 JP S5836503B2 JP 55007525 A JP55007525 A JP 55007525A JP 752580 A JP752580 A JP 752580A JP S5836503 B2 JPS5836503 B2 JP S5836503B2
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JP
Japan
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conductance
effect transistor
field effect
cell
memory cell
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JP55007525A
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English (en)
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JPS56105665A (en
Inventor
富士雄 舛岡
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Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
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Publication date
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Priority to US06/224,012 priority patent/US4426687A/en
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Priority to DE3101101A priority patent/DE3101101C2/de
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4099—Dummy cell treatment; Reference voltage generators
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 この発明は半導体メモリ装置、特に１トランジスタ型ダ
イナミック半導体メモリ装置に関する。
最近、テーパアイソレイテツドダイナミックゲインＲＡ
Ｍセル（Ｔａｐｅｒ Ｉ ｓｏｌａｔｅｄ Ｄｙｎａｍ
ｉｃＧａｉｎ ＲＡＭ Ｃｅｌｌ）が開発され注目さ
れている。
このＲＡＭセルＱエキャパシタを用いないで電界効果ト
ランジスタのソース・ドレイン間の電荷の有無によって
変化する同トランジスタのコンダタタンスを検出してバ
イナリ情報〃１ｌｌ，ｌｌＯ〃を読み出せるよう構成さ
れている。
このようなＲＡＭセルはキャパシタを用いないためかな
り高い集積区を有していることで高くｗ曲され℃いる。
しＤ・しながら、このようなＲＡＭセルに用いることが
できる読み出し用センスアンプ及び書き込み回路が開発
されていないためＲＡＭセルば実用化されていないのが
現状である。
従って、この発明の目的ハ電界効果トランジスタのソー
ス・ドレイン間の電荷の有無に応シテ変化するコンダク
タンスを検出してバイナリ情報の読み出しをおこなうフ
リツプフロツプを含む半導体メモリ装置を提供すること
にある。
以下図面を参照してこの発明の実施例を説明する。
第１図にはテーパアイソレイテツドメモリセル即ち電界
効果トランジスタの断面が示されている。
この図から見られるように電界効果トランジスタのチャ
ンネル領域において酸化膜１ｈエテーハ状に形成されポ
リシリコンゲート電極１２直下のシリコン基板１３に深
いＮ型領域１４と浅いＰ型領域１５とが形成されている
。
また、チャンネル領域を囲撓するようにＰ＋領域１６が
シリコン基板１３に形或されている。
このような構造の電界効果トランジスタの電極１２下の
チャンネル領域に電荷が蓄積されるとトランジスタのコ
ンダクタンスが小さくなり蓄積電荷が殆んど０になると
コンダクタンスはかなり大きくなる。
例えば、蓄積電荷が殆んど０のときコンダクタンスを１
とすると電荷が蓄積されたときコンダクタンスは電荷が
Ｏのときに比べてかなり小さ＜０．１以下となる。
このようなコンダタタンスの変化を検出するとバイナリ
情報ｔｔ ｌ ／／ ， ／／ Ｏ ｔｔの読み出しが
可能となる。
この発明ではこのコンダクタンスの変化を検出するため
第２図に示すような回路が用いられる。
この図は選択されたメモリセル２１がセンスアンプ２２
によって検出される状態を示しておりこのセンスアンプ
２２はメモリセル２１のコンダタタンスの変化をダミー
セル２３のコンダタタンスを基準として検出する。
このダミーセル２３はメモリセル２１と全く同じ構造に
作られるがチャンネル長とチャンネル巾との比がメモリ
セル２１のほぼ２分のｌになるように構成される。
即ちメモリセル２１０チャンネル長及びテヤンネル巾を
Ｌ。
及びＷ。
としダミーセル２３のチャンネル巾を夫々ＬＤ及び■弔
とすると次のような関係となるようにダミーセルのテヤ
ンネル長及びチャンネル巾が設定される。
このことはメモリセル２１とダミーセル２３とのコンダ
クタンス比がほぼ１：２となることを意味している。
従って、前述したようにメモリセル２１に電荷が蓄積さ
れていないときのメモリセル２１のコンダクタンスを〃
１〃とすればダミーセル２３が無電荷状態であればこの
ダミーセル２３のコンダクタンス６１ ０． ５となり
このコンダクタンスの値がセンスアンプ２２に基準値と
して作用しこの基準値が０．５以上かまたは以下かによ
って〃１〃または〃Ｏ〃のバイナリ情報が検知される。
伺、センスアンプとしてはレシオレス型のフリツプフロ
ツプセンスアンプが用いられるので検知感度が高く、エ
ネルギ消費が少なく、しかも高速検知が可能である。
上記説明ではメモリセルとダミーセルのＷ／Ｌの比を２
＝１にするものとして説明したがこの発明の主旨はメモ
リセルが〃１〃の状態のときのコンダクタンスを０１
とし〃０〃状態のときのコンダクタンスをＧ。
とするとダミーセルのコンダクタンスＧＤは次式を満足
するようにすればよい。
従ッて、コンダクタンスＧ１が１でありコンダクタンス
Ｇ。
カ０．５であればダミーセルのコンダクタンスＧＤは０
．７５となる。
この結果、メモリセルとダミーセルとのコンダクタンス
の比は１：０．７５となり、これにともないＷＬの比が
０．７５：１となる。
従って、電荷の有無によってコンダクタンスが変化する
ことを利用するダイナミックＲＡＭ用メモリセルに用い
るセンスアンプとしては（２）式を用いる全てのメモリ
セルアンプが利用できる。
以上説明したように、この発明によるとメモリセルとし
て即ち、ンース・ドレイン間に電荷が蓄積されているか
いなかによってコンダクタンスが変化する電荷効果トラ
ンジスタを用い、更にダミーセルとしてメモリセルと同
じ構造であるがコンダタタンスがメモリセルの〃１〃状
態と〃０〃状態の夫々におけるコンダクタンスの加算値
の２分の１である電界効果トランジスタが用いられる。
また、このようなダミーセルを基準として用いるセンス
アンプにはバランス型フリツプフロツプセンスアンプが
用いられる。
上記のようなこの発明の半導体メモリ装置によるとバラ
ンス型フリツプフロツプセンスアンプを用いているので
メモリセルの記憶情報の検出感度がよくしかもメモリセ
ルノ占有面積が小さくできる。
また、ダミーセルのコンダクタンスをメモリセルのコン
ダクタンスの約半分とすることによってメモリセルのセ
ンスアンプの基準としてテツブ上に形成することが可能
となりコストパーフォーマンスの良いメモリチップが得
られる。
更に読み出しまたはリフレッシュ時にダミーセルの蓄積
電荷を取り去る即ち熱平衡状態にするだけでダミーセル
への書き込みが容易におこなえるのでダミーセル書き込
み回路が簡単化できる。
【図面の簡単な説明】
第１図はこの発明の半導体メモリ装置に用いられる接合
型電界効果トランジスタの断面図そして第２図はこの発
明の半導体メモリ装置の一部回路図である。 ２１・・・メモリセル、２２・・・センスアンプ、２３
・・・ダミーセル。

Claims (1)

  1. 【特許請求の範囲】 １ ソース・ドレイン間の電荷の有無によってコンダタ
    タンスが変化する電界効果トランジスタと、この電界効
    果トランジスタのコンダクタンスの変化を検出しバイナ
    リ情報の読み出しをおこなう電界効果トランジスタとで
    構成され、この電界効果トランジスタは第１バイナリ情
    報に対応するコンダクタンスＧ１ と第２バイナリ情
    報に対応するコンダクタンスＧ。 どの加算値の２分の１のコンダクタンスを有する電．界
    効果トランジスタを含んでいることを特徴とする半導体
    メモリ装置。
JP55007525A 1980-01-25 1980-01-25 半導体メモリ装置 Expired JPS5836503B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP55007525A JPS5836503B2 (ja) 1980-01-25 1980-01-25 半導体メモリ装置
US06/224,012 US4426687A (en) 1980-01-25 1981-01-12 Semiconductor memory device
GB8100871A GB2070874B (en) 1980-01-25 1981-01-13 Semiconductor memory device
DE3101101A DE3101101C2 (de) 1980-01-25 1981-01-15 Leseschaltung für eine Halbleiterspeicherzelle

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JPS56105665A JPS56105665A (en) 1981-08-22
JPS5836503B2 true JPS5836503B2 (ja) 1983-08-09

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ID=11668188

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US (1) US4426687A (ja)
JP (1) JPS5836503B2 (ja)
DE (1) DE3101101C2 (ja)
GB (1) GB2070874B (ja)

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Also Published As

Publication number Publication date
GB2070874B (en) 1983-09-28
DE3101101C2 (de) 1986-05-15
DE3101101A1 (de) 1981-12-10
JPS56105665A (en) 1981-08-22
GB2070874A (en) 1981-09-09
US4426687A (en) 1984-01-17

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