KR960032717A - Semiconductor device with smart discrete - Google Patents

Semiconductor device with smart discrete Download PDF

Info

Publication number
KR960032717A
KR960032717A KR1019950002514A KR19950002514A KR960032717A KR 960032717 A KR960032717 A KR 960032717A KR 1019950002514 A KR1019950002514 A KR 1019950002514A KR 19950002514 A KR19950002514 A KR 19950002514A KR 960032717 A KR960032717 A KR 960032717A
Authority
KR
South Korea
Prior art keywords
region
semiconductor device
sensing device
high concentration
low concentration
Prior art date
Application number
KR1019950002514A
Other languages
Korean (ko)
Other versions
KR0175402B1 (en
Inventor
김승량
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019950002514A priority Critical patent/KR0175402B1/en
Publication of KR960032717A publication Critical patent/KR960032717A/en
Application granted granted Critical
Publication of KR0175402B1 publication Critical patent/KR0175402B1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

이 발명은 과전압, 과전류, 고온도 등에 의한 반도체 디바이스(device)의 파괴를 방지할 수 있도록 보호기능이 내장되어 있는 스카트 디스크리트의 구조 및 제조방법에 관한 것이다.The present invention relates to a structure and a manufacturing method of a scart disc with a built-in protection function to prevent the destruction of a semiconductor device due to overvoltage, overcurrent, high temperature and the like.

일반적으로 전류 제한회로는 주 반도체 장치, 감지장치, 감지저항, 보호 트랜지스터 등으로 구성되는데, 이렇게 구성된 종래의 스마트 디스크리트(smart discrete)는 주 반도체 장치와 감지장치 사이에 기생 트랜지스터와 기생저항이 발생하는 문제점이 있었고, 또한 이러한 문제점을 해결한 또다른 종래 기술은 추가적인 공정이 필요하여 제조공정과 구조가 복잡해진다는 문제점이 있었다.In general, the current limiting circuit is composed of a main semiconductor device, a sensing device, a sensing resistor, a protection transistor, and the like. In the conventional smart discrete structure, a parasitic transistor and a parasitic resistance are generated between the main semiconductor device and the sensing device. There was a problem, and another prior art that solves this problem has a problem that the manufacturing process and structure is complicated because additional processes are required.

따라서, 이 발명에서는 이오 같은 문제점을 해결하기 위하여 감지장치의 기능과 보호 트랜지스터의 기능이 복합된 셀 구조, 또는 독립된 보호 트랜지스터의 기능을 갖는 구조를 주 반도체 장치와 감지장치 사이에 형성한 전류 제한회로를 구성하여 집적도를 향상시키고 기생 트랜지스터와 기생저항의 발생을 방지하여 과전류에 대하여 정확히 동작하므로써 반도체 장치를 보호할 수 있는 스마트 디스크리트를 구성하였다.Therefore, in the present invention, in order to solve the problem, the current limiting circuit is formed between the main semiconductor device and the sensing device with a cell structure in which the function of the sensing device and the protection transistor are combined, or the structure having the function of an independent protection transistor. The smart discrete can protect the semiconductor devices by improving the integration density and preventing the occurrence of parasitic transistors and parasitic resistances so as to operate correctly against overcurrent.

Description

스마트 디스크리트를 갖는 반도체 장치Semiconductor device with smart discrete

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제8도는 이 발명에 따른 제1실시예를 나타낸 스마트 FET의 단면도.8 is a cross-sectional view of the smart FET showing the first embodiment according to the present invention.

제9도는 이 발명에 따른 제2실시예를 나타내는 스마트 FET의 단면도.9 is a cross-sectional view of a smart FET showing a second embodiment according to the present invention.

제10도는 이 발명에 따른 제3실시예를 나타내는 래터럴 NPN 트랜지스터의 단면도.10 is a sectional view of a lateral NPN transistor showing a third embodiment according to the present invention.

Claims (17)

다수개의 셀로 구성되어 주 전류가 흐르는 주 반도체 장치와, 상기한 주 반도체 장치와 미러 연결되어 상기한 주 전류를 소정의 비율로 감지하는 감지장치와, 상기한 감지장치의 한쪽 단자와 상기한 주 반도체 장치의 한쪽 단자에 연결된 감지저항과, 상기한 주 반도체 장치와 상기한 감지장치와 상기한 감지저항의 단자에 각각 연결된 과전류 보호용 보호 트랜지스트로 구성된 전류제한 회로에 있어서, 상기한 보호 트랜지스터와 상기한 감지장치의 기능을 갖는 부분으로 구성도는 복합 셀을 포함하여 구성됨을 특징으로 하는 스마트 디스크리트.A main semiconductor device composed of a plurality of cells, through which a main current flows, a sensing device mirror-connected with the main semiconductor device to sense the main current at a predetermined ratio, one terminal of the sensing device, and the main semiconductor A current limiting circuit comprising a sensing resistor connected to one terminal of a device, and a protective transistor for overcurrent protection connected to the main semiconductor device, the sensing device, and a terminal of the sensing resistor, respectively, wherein Smart discrete as a part having a function of the sensing device comprises a composite cell. 제1항에 있어서, 상기한 감지장치 주위에 인접하여 상기한 복합 셀이 구성됨을 특징으로 하는 스마트 디스크리트.The smart discrete of claim 1, wherein the complex cell is configured adjacent to the sensing device. 제2항에 있어서, 상기한 복합 셀 주위에 인접하여 상기한 주 반도체 장치가 구성됨을 특징으로 하는 스마트 디스크리트.3. The smart discrete as claimed in claim 2, wherein the main semiconductor device is configured adjacent to the complex cell. 제1항에 있어서, 상기한 감지장치를 따로 형성하지 않고 상기한 복합 셀과, 상기한 복합 셀 주위에 인접하여 형성되는 상기한 주 반도체 장치로 전류 제한 회로를 구성함을 특징으로 하는 스마트 디스크리트.The smart discrete as claimed in claim 1, wherein the current limiting circuit is constituted by the complex cell and the main semiconductor device formed adjacent to the complex cell without separately forming the sensing device. 제1항에 있어서, 상기한 주 반도체 장치와 상기한 감지장치를 FET로 구성함을 특징으로 하는 스마트 디스크리트.The smart discrete as claimed in claim 1, wherein the main semiconductor device and the sensing device are constituted by FETs. 제1항에 있어서, 상기한 주 반도체 장치와 상기한 감지장치를 IGBT로 구성함을 특징으로 하는 스마트 디스크리트.The smart discrete as claimed in claim 1, wherein the main semiconductor device and the sensing device comprise IGBTs. 제1항에 있어서, 상기한 복합 셀이 보호용 반도체 기능을 갖는 바이폴라 트랜지스터와 감지기능을 갖는 센스 FET로 구성됨을 특징으로 하는 스마트 디스크리트.The smart discrete as claimed in claim 1, wherein the complex cell comprises a bipolar transistor having a protective semiconductor function and a sense FET having a sensing function. 제7항에 있어서, 상기한 복합 셀이 저농도 불순물층을 갖는 반도체 기판과, 상기한 반도체 기판과 반대의 전도대를 갖는 저농도 영역과 고농도 영역으로 구성되는 바디와, 상기한 바디 표면에 상기한 바이폴라 트랜지스터의 이미터, 콜렉터 그리고 상기한 센스 FET의 소스로 사용하기 위해 상기한 바디와 반대의 전도대를 갖도록 형성되는 다수개의 고농도 영역과, 상기한 바디에 확산에 의해 형성되어 가장 낮은 농도를 갖고 이미터와 콜렉터로 사용되는 상기한 고농도 영역 사이에 형성되는 상기한 바이폴라 트랜지스터의 베이스 영역과, 상기한 반도체 기판 일부에 형성되는 산화막과, 상기한 베이스 영역 위에 형성되는 산화막과, 상기한 바디의 저농도 영역 표면에 형성되는 얇은 절연막과 폴리 게이트와, 상기한 바디의 표면과 상기한 폴리 게이트, 상기한 산화막에 선택적으로 형성되는 유리막질층과, 상기한 베이스 영역과 상기한 센스 FET의 소스에 공통으로 형성되고 이미터와 콜렉터 역할을 하는 상기한 고농도 영역에는 각각 형성되는 컨택트 홀과, 상기한 컨택트 홀에 형성되는 금속층을 포함하여 구성됨을 특징으로 하는 스마트 디스크리트.The bipolar transistor according to claim 7, wherein the complex cell comprises a semiconductor substrate having a low concentration impurity layer, a body having a low concentration region and a high concentration region having a conduction band opposite to the semiconductor substrate, and the bipolar transistor described above on the body surface. Emitters, collectors, and a plurality of high concentration regions formed with a conduction band opposite to the body for use as a source of the sense FET, and formed by diffusion into the body with the lowest concentration On the base region of the bipolar transistor formed between the high concentration regions used as the collector, the oxide film formed on a part of the semiconductor substrate, the oxide film formed on the base region, and the surface of the low concentration region of the body. A thin insulating film and a poly gate formed, the surface of the body and the poly gate, A glass film layer selectively formed on the term oxide film, a contact hole formed in the above-mentioned high concentration region which is commonly formed in the base region and the source of the sense FET, and serves as an emitter and a collector, and the contact hole. Smart discrete comprising a metal layer formed in the. 제7항에 있어서, 상기한 복합 셀이 저농도 불순물층을 갖는 반도체 기판과, 상기한 반도체 기판과 반대의 전도대를 갖는 저농도 영역과 고농도 영역으로 구성되는 바디와, 상기한 바디 표면에 상기한 바이폴라 트랜지스터의 이미터, 콜렉터 그리고 상기한 센스 FET의 소스로 사용하기 위해 상기한 바디와 반대의 전도대를 갖도록 형성되는 다수개의 고농도 영역과, 상기한 바디에 소정의 간격으로 형성되는 상기한 바이폴라 트랜지스터의 베이스 영역과, 상기한 반도체 기판 일부에 형성되는 산화막과, 상기한 바디의 저농도 영역 표면에 형성되는 얇은 절연막과 폴리 게이트와, 상기한 바디의 표면과 상기한 폴리 게이트에 선택적으로 형성하는 유리막질층과, 상기한 베이스 영역과 상기한 센스 FET의 소스에 공통으로 형성되고 이미터와 콜렉터 역할을 하는 상기한 고농도 영역에는 각각 형성되는 컨택트 홀과, 상기한 컨택트 홀에 형성되는 금속층을 포함하여 구성됨을 특징으로 하는 스마트 디스크리트.The bipolar transistor according to claim 7, wherein the complex cell comprises a semiconductor substrate having a low concentration impurity layer, a body having a low concentration region and a high concentration region having a conduction band opposite to the semiconductor substrate, and the bipolar transistor described above on the body surface. A plurality of high concentration regions formed to have a conduction band opposite to the body for use as a source of the emitter, the collector and the sense FET of the above, and the base region of the bipolar transistor formed at predetermined intervals in the body. An oxide film formed on a portion of the semiconductor substrate, a thin insulating film and a poly gate formed on the surface of the low concentration region of the body, a glass film layer selectively formed on the surface of the body and the poly gate, It is formed in common at one base region and the source of the sense FET and serves as an emitter and a collector. The smart discrete, characterized in that it comprises a contact hole formed in each of the high concentration region and a metal layer formed in the contact hole. 반도체 기판위에 고농도로 구성되는 n+전도대 영역을 형성하고 상기한 n+전도대 영역 위에 동일한 전도대로서 저농도로 구성되는 n-층 영역을 소정의 두께 및 농도를 갖도록 증착하는 공정과, 상기한 n-층 영역의 표면에 산화막과 얇은 절연막을 형성하는 공정과, 상기한 얇은 절연막과 상기한 산화막 위에 폴리 실리콘을 형성시키는 공정과, 상기한 폴리 실리콘에 고농도의 n형 불순물을 주입하여 폴리 게이트, 감지저항을 형성하는 공정과, 상기한 산화막과 폴리 게이트를 마스크로 하여 저농도의 p형 불순물을 주입하여 저농도의 p형 영역을 형성하는 공정과, 상기한 저농도의 p형 영역에 고농도의 p+영역을 형성시킨 후 열처리하는 공정과, 상기한 저농도의 p형 영역과 상기한 고농도의 p+영역에 또다른 고농도의 n+영역들을 형성하는 공정과, 절연을 위해 상기한 저농도로 구성되는 n-층 영역의 표면과 상기한 폴리 게이트에 선택적으로 유리막질층을 형성하는 공정과, 상기한 유리막질층에 컨택트 홀을 형성하고 금속층을 형성한 후 패턴하는 공정을 포함하여 구성됨을 특징으로 하는 반도체 장치의 제조방법.Forming a high concentration n + conduction band region on the semiconductor substrate and depositing an n − layer region composed of low concentration as the same conduction band on the n + conduction band region to have a predetermined thickness and concentration, and the n − layer Forming an oxide film and a thin insulating film on the surface of the region; forming a polysilicon on the thin insulating film and the oxide film; and injecting a high concentration of n-type impurities into the polysilicon to Forming a low concentration p-type region by implanting a low concentration of p-type impurities using the oxide film and the poly gate as a mask; and forming a high concentration p + region in the low concentration p-type region. Post-heat treatment, forming another high concentration n + region in the low concentration p-type region and the high concentration p + region, and Selectively forming a glass film layer on the surface of the n − layer region and the poly gate, and forming a contact hole and forming a metal layer on the glass film layer. Method for manufacturing a semiconductor device comprising a. 제10항에 있어서, 반도체 소자들을 보호하기 위한 보호막층을 형성하는 공정을 더 포함하여 구성됨을 특징으로 하는 반도체 장치의 제조방법.The method of manufacturing a semiconductor device according to claim 10, further comprising the step of forming a protective film layer for protecting the semiconductor devices. 제1항에 있어서, 상기한 제10항의 공정에 의해 형성되는 반도체 장치로 구성됨을 특징으로 하는 스마트 디스크리트.The smart discrete device according to claim 1, comprising a semiconductor device formed by the process of claim 10. 다수개의 셀로 구성되어 주 전류가 흐르는 주 반도체 장치와, 상기한 주 반도체 장치와 미러 연결되어 상기한 주 전류를 소정의 비율로 감지하는 감지장치와, 상기한 감지장치의 한쪽 단자와 상기한 주 반도체 장치의 한쪽 단자에 연결된 감지저항과, 상기한 주 반도체 장치와 상기한 감지장치와 상기한 감지저항의 단자에 각각 연결된 과전류 보호용 보호 트랜지스터로 구성된 전류제한 회로에 있어서, 상기한 감지장치 주위에 과전류 보호용 보호 트랜지스터를 구성하고, 상기한 보호 트랜지스터의 주위에 상기한 주 반도체 장치를 구성함을 특징으로 하는 스마트 디스크리트.A main semiconductor device composed of a plurality of cells, through which a main current flows, a sensing device mirror-connected with the main semiconductor device to sense the main current at a predetermined ratio, one terminal of the sensing device, and the main semiconductor A current limiting circuit comprising a sensing resistor connected to one terminal of a device, and a protection transistor for overcurrent protection connected to the main semiconductor device, the sensing device, and a terminal of the sensing resistor, respectively, for overcurrent protection around the sensing device. A smart discrete, comprising a protection transistor, and the main semiconductor device described above around the protection transistor. 제13항에 있어서, 상기한 주 반도체 장치와 상기한 감지장치를 FET로 구성함을 특징으로 하는 스마트 디스크리트.The smart discrete as claimed in claim 13, wherein the main semiconductor device and the sensing device comprise FETs. 제13항에 있어서, 상기한 주 반도체 장치와 상기한 감지장치를 IGBT로 구성함을 특징으로 하는 스마트 디스크리트.The smart discrete as claimed in claim 13, wherein the main semiconductor device and the sensing device comprise IGBTs. 제13항에 있어서, 상기한 과전류 보호용 보호 트랜지스터가 바이폴라 트랜지스터로 구성됨을 특징으로 하는 스마트 디스크리트.The smart discrete as claimed in claim 13, wherein the overcurrent protection protection transistor is comprised of a bipolar transistor. 제 16항에 있어서, 상기한 바이폴라 트랜지스터가 저농도 불순물층을 갖는 반도체 기판과, 상기한 반도체 기판과 반대의 전도대를 갖는 저농도 영역과 고농도 영역으로 구성되는 바디와, 상기한 저농도 영역에 형성되는 콜렉터와, 상기한 고농도 영역에 형성되는 이미터와, 상기한 바디에 확산에 의해 형성되어 가장 낮은 농도를 갖고 상기한 콜렉터와 이미터 사이에 형성되는 베이스와, 상기한 반도체 기판 일부에 형성되는 산화막과, 상기한 베이스 영역 위에 형성되는 산화막과, 상기한 바디의 표면과 상기한 산화막에 선택적으로 형성되는 유리막질층과, 상기한 고농도 영역과 상기한 콜렉터와 상기한 이미터에 각각 형성되는 컨텍트 홀과, 상기한 컨택트 홀에 형성되는 금속층을 포함하여 구성됨을 특징으로 하는 스마트 디스크리트.17. The method of claim 16, wherein the bipolar transistor comprises a semiconductor substrate having a low concentration impurity layer, a body composed of a low concentration region and a high concentration region having a conduction band opposite to the semiconductor substrate, a collector formed in the low concentration region; An emitter formed in the high concentration region, a base formed by diffusion in the body and having a lowest concentration and formed between the collector and the emitter, an oxide film formed on a portion of the semiconductor substrate, An oxide film formed on the base region, a glass film layer selectively formed on the surface of the body and the oxide film, a contact hole formed in the high concentration region, the collector and the emitter, respectively; Smart discrete, characterized in that it comprises a metal layer formed in one contact hole. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
KR1019950002514A 1995-02-11 1995-02-11 Power semiconductor device and its manufacturing method KR0175402B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950002514A KR0175402B1 (en) 1995-02-11 1995-02-11 Power semiconductor device and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950002514A KR0175402B1 (en) 1995-02-11 1995-02-11 Power semiconductor device and its manufacturing method

Publications (2)

Publication Number Publication Date
KR960032717A true KR960032717A (en) 1996-09-17
KR0175402B1 KR0175402B1 (en) 1999-02-18

Family

ID=19407989

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950002514A KR0175402B1 (en) 1995-02-11 1995-02-11 Power semiconductor device and its manufacturing method

Country Status (1)

Country Link
KR (1) KR0175402B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100750326B1 (en) * 2000-06-27 2007-08-17 소니 가부시끼 가이샤 Method of production of semiconductor device
KR100752591B1 (en) * 2007-07-06 2007-08-29 (주)위즈덤 세미컨덕터 Switching mode power supply device and method for fabricating the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102153550B1 (en) 2019-05-08 2020-09-08 현대오트론 주식회사 Power semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100750326B1 (en) * 2000-06-27 2007-08-17 소니 가부시끼 가이샤 Method of production of semiconductor device
KR100752591B1 (en) * 2007-07-06 2007-08-29 (주)위즈덤 세미컨덕터 Switching mode power supply device and method for fabricating the same

Also Published As

Publication number Publication date
KR0175402B1 (en) 1999-02-18

Similar Documents

Publication Publication Date Title
US5321287A (en) Semiconductor device wherein n-channel MOSFET, p-channel MOSFET and nonvolatile memory cell are formed in one chip
US4688323A (en) Method for fabricating vertical MOSFETs
US4893157A (en) Semiconductor device
JP3041043B2 (en) Power MOSFET transistor circuit
JPH0324791B2 (en)
JPH02275675A (en) Mos type semiconductor device
JPH07130963A (en) Monolithic integrated circuit and protective device
KR930001413A (en) Semiconductor memory device and manufacturing method
JP4431761B2 (en) MOS type semiconductor device
US5227327A (en) Method for making high impedance pull-up and pull-down input protection resistors for active integrated circuits
JP2000294778A (en) Semiconductor device
US4742015A (en) Method for producing a protective arrangement for a field-effect transistor
KR960032717A (en) Semiconductor device with smart discrete
JP2000294770A (en) Semiconductor device
JPH06349852A (en) Mos type field-effect transistor
JP3761162B2 (en) Bipolar transistor and semiconductor device using the same
JPH05190561A (en) Semiconductor device
JPH01185971A (en) Insulated gate semiconductor device
KR970053847A (en) Antistatic circuit for semiconductor device and manufacturing method thereof
JPS6115593B2 (en)
JPH09181336A (en) Semiconductor device
JPH09181335A (en) Semiconductor device
JPH01181571A (en) Conduction modulation type mosfet
JP2546179B2 (en) Semiconductor device
JPH0677489A (en) Conductivity-modulated mosfet

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111028

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee