JP2000294778A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴや絶
縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のゲー
ト・ソース間や、バイポーラトランジスタのベース・エ
ミッタ間などのように保護ダイオードが接続されるよう
な半導体装置に関する。さらに詳しくは、チップ面積を
大きくすることなく、保護ダイオードのブレークダウン
電圧を高くすることができる半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device in which a protection diode is connected between a gate and a source of a MOSFET or an insulated gate bipolar transistor (IGBT) or between a base and an emitter of the bipolar transistor. . More specifically, the present invention relates to a semiconductor device capable of increasing a breakdown voltage of a protection diode without increasing a chip area.
【０００２】[0002]
【従来の技術】従来、たとえば縦型ＭＯＳＦＥＴは、ス
イッチングスピードが速く、大出力のスイッチングデバ
イスとして用いられているが、ゲート絶縁膜を薄膜化す
ることにより、ゲート閾値電圧を下げる方向にある。こ
の絶縁膜が薄くなると静電気などの小さなエネルギーで
も容易に絶縁破壊する。そのため、ゲート・ソース間に
保護ダイオードを挿入して、その保護ダイオードで静電
気を放電させる構造が用いられている。この保護ダイオ
ードは、たとえばポリシリコン膜からなるゲート電極パ
ッドの外周部分にｐｎ接合が形成されて双方向のツェナ
ーダイオードとされ、ゲートとソースとの間に接続され
るもので、このような保護ダイオードを設ける構造の縦
型ＭＯＳＦＥＴの一例が図４（ａ）に断面図で示されて
いる。2. Description of the Related Art Conventionally, for example, a vertical MOSFET has been used as a switching device having a high switching speed and a large output. However, the thinning of the gate insulating film tends to lower the gate threshold voltage. When this insulating film becomes thin, dielectric breakdown easily occurs even with small energy such as static electricity. Therefore, a structure is used in which a protection diode is inserted between the gate and the source, and the protection diode discharges static electricity. This protection diode is formed as a bidirectional Zener diode by forming a pn junction on the outer periphery of a gate electrode pad made of, for example, a polysilicon film, and is connected between the gate and the source. FIG. 4 (a) is a cross-sectional view of an example of a vertical MOSFET having a structure provided with the above.
【０００３】すなわち、たとえばｎ+ 形の半導体基板２
１ａ上に、ドレイン領域とするｎ形の半導体層（エピタ
キシャル成長層）２１がエピタキシャル成長され、その
表面側にｐ形不純物を拡散することによりｐ形のボディ
領域２２が形成され、そのボディ領域２２の表面側にｎ
+ 形のソース領域２３が形成されている。ボディ領域２
２の端部およびその外側の半導体層２１の表面側にゲー
ト酸化膜２４を介してゲート電極２５が設けられてい
る。そして、ソース領域２３と接続するように層間絶縁
膜２６を介してＡｌなどによりソース電極２７が形成さ
れ、半導体基板２１ａの裏面に図示しないドレイン電極
が形成されることにより、ＦＥＴ部２０が形成されてい
る。このボディ領域２２が図４（ｂ）に平面図で示され
るように、マトリクス状に形成され、トランジスタセル
が沢山形成されることにより、大電流に対応するパワー
ＭＯＳＦＥＴが形成されている。That is, for example, an n + type semiconductor substrate 2
An n-type semiconductor layer (epitaxially grown layer) 21 serving as a drain region is epitaxially grown on 1a, and a p-type impurity is diffused on its surface side to form a p-type body region 22, and the surface of body region 22 is formed. N on the side
A + -shaped source region 23 is formed. Body area 2
A gate electrode 25 is provided on an end portion of the substrate 2 and on the surface side of the semiconductor layer 21 outside the gate electrode 25 via a gate oxide film 24. Then, a source electrode 27 is formed of Al or the like via an interlayer insulating film 26 so as to be connected to the source region 23, and a drain electrode (not shown) is formed on the back surface of the semiconductor substrate 21a, thereby forming the FET section 20. ing. As shown in the plan view of FIG. 4B, the body region 22 is formed in a matrix, and a large number of transistor cells are formed, thereby forming a power MOSFET corresponding to a large current.
【０００４】また、保護ダイオード部３０は、ｎ形半導
体層２１にボディ領域２２と同様に拡散により形成され
たｐ形領域３１の表面に絶縁膜３２を介してポリシリコ
ン膜によりゲート電極パッド３３が形成され、図５
（ａ）にゲート電極パッド３３の平面説明図が示される
ように、そのゲート電極パッド３３の外周部にｎ形層３
３ａとｐ形層３３ｂとが、交互に形成されることによ
り、ｎｐｎｐｎの接続構造として最外周のｎ形層３３ａ
が前述のソース電極２７と接続されている。その結果、
図５（ｂ）に等価回路図が示されるように、ＦＥＴのゲ
ートＧとソースＳ間に双方向のツェナーダイオードＺＤ
からなる保護ダイオードが形成されている。なお、図４
において、３５は層間絶縁膜３４を介してＡｌなどによ
りゲート電極パッド３３に接続して形成されたゲート配
線である。In the protection diode portion 30, a gate electrode pad 33 is formed by a polysilicon film on a surface of a p-type region 31 formed by diffusion in the n-type semiconductor layer 21 in the same manner as the body region 22 via an insulating film 32. Figure 5
As shown in the plan view of the gate electrode pad 33 in FIG.
3a and the p-type layer 33b are alternately formed, so that the outermost n-type layer 33a is formed as an npnpn connection structure.
Are connected to the source electrode 27 described above. as a result,
As shown in an equivalent circuit diagram in FIG. 5B, a bidirectional Zener diode ZD is connected between the gate G and the source S of the FET.
Is formed. FIG.
In the figure, reference numeral 35 denotes a gate wiring formed by connecting the gate electrode pad 33 with Al or the like via an interlayer insulating film 34.
【０００５】[0005]
【発明が解決しようとする課題】前述のように、従来の
保護ダイオードは、ゲート電極パッドなどのポリＳｉに
より形成される電極パッドの一部にｐｎ接合部を形成す
ることにより設けられている。そして、従来はこの保護
ダイオードを１０〜２０Ｖ程度でブレークダウンさせる
ことにより、ゲート絶縁膜に高電圧が印加されないよう
にして保護されている。一方、このゲート絶縁膜は、た
とえば１０００Å程度の厚さに形成されると、５０〜８
０Ｖ程度までの電圧には耐え得る能力を有している。そ
して、一部の回路では、このブレークダウンする電圧を
３０〜５０Ｖ程度まで上昇させて、高電圧を印加し得る
ようにすることが要求されている。従来の構造で、この
ブレークダウンする電圧を高くするためには、ｐｎ接合
の数を増やしたり、ダイオード形成時の抵抗値を増加さ
せる必要がある。しかし、ｐｎ接合の数を増やすために
は、電極パッドの面積を大きくしなければならず、チッ
プ面積の増大化につながり、コストアップになると共
に、電子部品の軽薄短小化に逆行する。また、抵抗値を
増加する（不純物濃度を小さくする）と、可動イオンを
ゲッタリングする能力が低下し、信頼性が低下するとい
う問題もある。As described above, the conventional protection diode is provided by forming a pn junction at a part of an electrode pad formed of poly-Si such as a gate electrode pad. Conventionally, the protection diode is protected by preventing the high voltage from being applied to the gate insulating film by breaking down the protection diode at about 10 to 20 V. On the other hand, when this gate insulating film is formed to a thickness of, for example, about 1000 °, 50 to 8
It has the ability to withstand voltages up to about 0V. Some circuits are required to increase the breakdown voltage to about 30 to 50 V so that a high voltage can be applied. In the conventional structure, in order to increase the breakdown voltage, it is necessary to increase the number of pn junctions or increase the resistance value when forming a diode. However, in order to increase the number of pn junctions, the area of the electrode pad must be increased, which leads to an increase in the chip area, which leads to an increase in cost and a reduction in the size and size of electronic components. In addition, when the resistance value is increased (the impurity concentration is reduced), there is a problem that the ability to getter mobile ions is reduced and reliability is reduced.
【０００６】さらに、前述のように１個の電極パッドの
外周部に何重にもｐｎ接合を形成することにより得られ
る保護ダイオードは、全てのダイオードがリング状で同
じ曲率の傾向（たとえばゲートが＋（正）でソースが−
（負）のとき、全てのダイオードに円の中心から外に向
かう方向の電界がかかり、ソースが＋でゲートが−のと
きは、全てのダイオードは円の外から中心に向かう電界
がかかる）にあり、どちらに＋の静電気が印加されるか
によりそのブレークダウン電圧（耐圧）に大きな差が生
じる（たとえば前述のゲートが＋のときは５０Ｖ程度の
ものが、ソースが＋のときは、３０Ｖ程度となる）。Further, as described above, a protection diode obtained by forming a plurality of pn junctions on the outer peripheral portion of one electrode pad has a tendency that all the diodes have a ring-like shape and have the same curvature (for example, the gate has a same curvature). + (Positive) and the source is-
When (negative), an electric field is applied to all the diodes from the center of the circle to the outside, and when the source is + and the gate is-, all the diodes are applied from the outside of the circle to the center. There is a large difference in the breakdown voltage (withstand voltage) depending on where the + static electricity is applied (for example, about 50 V when the above-mentioned gate is +, about 30 V when the source is +) Becomes).
【０００７】本発明は、このような問題を解決するため
になされたもので、チップ面積を大きくすることなく、
チップの空いている部分を利用して２か所に亘ってダイ
オードを設けることにより、その数を増やし、高い耐圧
の保護ダイオードを有する半導体装置を提供することを
目的とする。[0007] The present invention has been made to solve such a problem, and without increasing the chip area.
An object of the present invention is to provide a semiconductor device having a protection diode with a high withstand voltage by increasing the number of diodes by providing a diode in two places by using a vacant portion of a chip.
【０００８】本発明の他の目的は、どちらの極性の静電
気が印加されても降伏する電圧がほぼ等しくなるように
保護ダイオードの曲率の向きをほぼ均等にし得る保護ダ
イオードを有する半導体装置を提供することにある。Another object of the present invention is to provide a semiconductor device having a protection diode which can make the directions of curvature of the protection diode almost equal so that the breakdown voltage becomes almost equal even when static electricity of either polarity is applied. It is in.
【０００９】[0009]
【課題を解決するための手段】本発明の半導体装置は、
電極間に印加される一定電圧以上の入力をブレークダウ
ンさせる保護ダイオードが前記電極間に設けられる半導
体装置であって、前記電極の１つの電極パッドを形成す
るポリシリコン膜の外周部にリング状のｐ形層とｎ形層
とが交互に設けられることにより形成される第１の保護
ダイオード部と、チップの外周部の表面にポリシリコン
膜によりリング状のｐ形層とｎ形層とが交互に設けられ
ることにより形成される第２の保護ダイオード部とが直
列に接続されている。According to the present invention, there is provided a semiconductor device comprising:
A semiconductor device in which a protection diode for breaking down an input of a certain voltage or more applied between electrodes is provided between the electrodes, wherein a ring-shaped protection diode is formed on an outer peripheral portion of a polysilicon film forming one electrode pad of the electrodes. A first protection diode portion formed by alternately providing a p-type layer and an n-type layer, and a ring-shaped p-type layer and an n-type layer alternately formed by a polysilicon film on a surface of an outer peripheral portion of the chip. Are connected in series with a second protection diode section formed by being provided in the first protection diode section.
【００１０】ここに電極パッドとは、電極配線が接続さ
れ得るように広く形成された電極部を意味し、チップの
外周部とは、たとえば縦型ＭＯＳＦＥＴのマトリクス状
にボディ領域（ベース領域）が形成されるトランジスタ
セルの並ぶセル活性領域や、バイポーラトランジスタの
ベース領域などの半導体素子が機能的に動作する領域の
周辺部を含む意味である。[0010] Here, the electrode pad means an electrode portion which is formed widely so that electrode wiring can be connected thereto, and the outer peripheral portion of the chip has a body region (base region) in a matrix of, for example, a vertical MOSFET. This includes a cell active region in which transistor cells to be formed are arranged, and a peripheral portion of a region where a semiconductor element functions functionally, such as a base region of a bipolar transistor.
【００１１】半導体チップには、通常セル活性領域の周
囲またはチップの外周部には空乏層の終端部を確保する
ためのスペースがあり、そのスペース部分の絶縁膜上に
電極用のポリシリコン膜を設けてダイオードを形成する
ことにより、従来の電極パッドの外周部の第１のダイオ
ード部の他に同一工程で第２のダイオード部を形成する
ことができる。その両方のダイオード部を配線により接
続するだけで、電極部の面積を大きくすることなくダイ
オードの個数を増やして耐圧を高くすることができる。A semiconductor chip usually has a space around the cell active region or the outer periphery of the chip for securing a terminal portion of a depletion layer. A polysilicon film for an electrode is formed on the insulating film in the space. By providing and forming a diode, a second diode portion can be formed in the same process in addition to the first diode portion on the outer peripheral portion of the conventional electrode pad. By simply connecting the two diode portions by wiring, the number of diodes can be increased and the breakdown voltage can be increased without increasing the area of the electrode portion.
【００１２】前記第１および第２のダイオード部の一方
のダイオード部の前記リング状に設けられるｐ形層とｎ
形層の中心部から外側に向かうｐｎ接合と、前記第１お
よび第２のダイオード部の他方のダイオード部の外側か
ら中心部に向かうｐｎ接合とが直列になるように、前記
第１の保護ダイオード部と第２の保護ダイオード部とが
配線により接続されることにより、曲率部による耐圧の
低下が、どちらの極性でも（電界の方向が中心部から外
部へか、外部から中心部へかにかかわらず）ほぼ等しく
なり、電極のどちらに正のサージが加わってもそのブレ
ークダウン電圧を同程度にすることができる。The ring-shaped p-type layer of one of the first and second diode portions and n
The first protection diode such that a pn junction directed outward from the center of the shape layer and a pn junction directed toward the center from the outside of the other one of the first and second diode portions are connected in series. The connection between the first protection diode section and the second protection diode section by a wire allows the reduction in withstand voltage due to the curvature section regardless of the polarity (whether the direction of the electric field is from the center to the outside or from the outside to the center). Rather) they are almost equal, and the breakdown voltage can be made the same regardless of which of the electrodes receives a positive surge.
【００１３】[0013]
【発明の実施の形態】つぎに、図面を参照しながら本発
明の半導体装置について説明をする。Next, a semiconductor device according to the present invention will be described with reference to the drawings.
【００１４】本発明による半導体装置は、図１にその一
実施形態の縦型ＭＯＳＦＥＴのゲート電極パッド部とチ
ップ外周部の第２の保護ダイオード部を示した平面説明
図が示されるように、１つの電極パッド（ゲート電極パ
ッドＧ）の外周部にリング状のｐ形層１ｂとｎ形層１ａ
とが交互に設けられることにより形成される第１の保護
ダイオード部１と、チップの外周部にポリシリコン膜に
よりリング状のｐ形層２ｂとｎ形層２ａとが交互に設け
られることにより形成される第２の保護ダイオード部２
とが配線３により直列に接続されている。FIG. 1 is a plan view showing a vertical MOSFET gate electrode pad portion and a second protection diode portion on an outer peripheral portion of a chip, as shown in FIG. A ring-shaped p-type layer 1b and an n-type layer 1a are formed around the outer periphery of one electrode pad (gate electrode pad G).
Are formed alternately, and a p-type layer 2b and an n-type layer 2a are alternately provided around the periphery of the chip by a polysilicon film. Second protection diode section 2
Are connected in series by the wiring 3.
【００１５】第１の保護ダイオード部１は、従来と同様
に、図２にゲート電極パッド部の拡大断面説明図が示さ
れるように、たとえば０.５μｍ程度の厚さのポリシリ
コン膜からなるゲート電極パッドＧの外周部に、たとえ
ば３０μｍ程度の幅でｎ形層１ａと、ｐ形層１ｂが交互
にリング状に形成されることにより構成されている。こ
のダイオード部のブレークダウン電圧は、その不純物濃
度を調整することによりある程度は調整することがで
き、通常は１個のダイオードで５〜１０Ｖ程度になるよ
うにその不純物濃度が設定されている。その結果、たと
えばゲート電極パッドＧ部に３〜４個程度のｐｎ接合部
を形成して２０〜３０Ｖ程度でブレークダウンするよう
な第１の保護ダイオード部１が形成される。この第１の
保護ダイオード部１を形成するゲート電極パッドＧは、
ドレイン領域とするｎ- 形のエピタキシャル成長層４の
表面側にｐ形ドーパントがドーピングされたｐ形ウェル
５ａ上にＳｉＯ2 などの絶縁膜６を介して設けられてい
る。エピタキシャル成長層４は、たとえばｎ+ 形半導体
基板４ａ上に比抵抗が０.１Ω・ｃｍ〜数十Ω・ｃｍ程
度で、厚さが数μｍ〜数十μｍ程度にエピタキシャル成
長することにより、設けられている。ｐ形ウェル５ａ
は、後述するセル領域からの空乏層を外方に広げてセル
領域の耐圧を低下させないためである。As shown in FIG. 2, an enlarged sectional view of the gate electrode pad portion is formed of a polysilicon film having a thickness of, for example, about 0.5 μm. An n-type layer 1a and a p-type layer 1b are alternately formed in a ring shape with a width of, for example, about 30 μm on the outer periphery of the electrode pad G. The breakdown voltage of the diode section can be adjusted to some extent by adjusting the impurity concentration. Usually, the impurity concentration is set so as to be about 5 to 10 V with one diode. As a result, for example, the first protection diode unit 1 is formed in which about 3 to 4 pn junctions are formed in the gate electrode pad G and a breakdown occurs at about 20 to 30 V. The gate electrode pad G forming the first protection diode unit 1 is
On the p-type well 5a doped with a p-type dopant, an insulating film 6 such as SiO 2 is provided on the surface side of the n − -type epitaxial growth layer 4 serving as a drain region. The epitaxial growth layer 4 is provided, for example, by epitaxial growth on the n + type semiconductor substrate 4a to a specific resistance of about 0.1 Ω · cm to several tens Ω · cm and a thickness of several μm to several tens μm. I have. p-type well 5a
This is because a depletion layer from the cell region described later is not extended outward to lower the breakdown voltage of the cell region.
【００１６】前述のポリシリコン膜をｎ形層１ａと、ｐ
形層１ｂとにして第１の保護ダイオード部１を形成する
方法は、たとえばｎ形ドーパントが全面にドーピングさ
れた後に、パターニングによりリング状にｐ形ドーパン
トがドーピングされることにより、ｎ形層１ａとｐ形層
１ｂとが外周側に交互に繰り返されるようにドーピング
されて、双方向のツェナーダイオードが形成される。The aforementioned polysilicon film is formed of an n-type layer 1a and a p-type layer 1a.
The method of forming the first protection diode portion 1 as the shaped layer 1b is, for example, that the n-type dopant is doped in a ring shape by patterning after doping the entire surface with the n-type dopant, so that the n-type layer 1a is formed. And the p-type layer 1b are doped so as to be alternately repeated on the outer peripheral side, thereby forming a bidirectional Zener diode.
【００１７】第２の保護ダイオード部２は、図１に示さ
れるように、半導体チップの外周部にリング状に形成さ
れている。図１に示される縦型ＭＯＳＦＥＴでは、図１
の第２のダイオード部２の内周側には、図示されていな
いが、図２のボディ領域５で示されるトランジスタセル
がマトリクス状に形成されている。したがって、そのセ
ル活性領域上には設けられないが、セル活性領域の外周
側には、各セル部での空乏層をできるだけセルから離れ
た部分で終端させるように、半導体チップの外周部には
ある程度のスペースが確保され、さらに高耐圧用ではそ
の外周部の半導体層に図示しないフィールドリミティン
グリング（ＦＬＲ）が設けられて、さらにその外側に空
乏層が広がるように半導体層のスペースが設けられてい
る。このスペース（図２ではゲートパッドＧ側が断面図
で示されて、ｐ形ウェル５ａの外側にスペースが設けら
れているが、セルの活性領域側端部にも同様なスペース
がある）上の絶縁膜６上に前述のゲート電極パッドＧや
セル部のゲート電極を形成するのと同時にポリシリコン
膜が成膜され、パターニングをすることにより、セルの
活性領域の周辺部に、第２の保護ダイオード部２用のポ
リシリコン膜を成膜することができる。As shown in FIG. 1, the second protection diode section 2 is formed in a ring shape on the outer periphery of the semiconductor chip. In the vertical MOSFET shown in FIG.
Although not shown, the transistor cells indicated by the body region 5 in FIG. 2 are formed in a matrix on the inner peripheral side of the second diode section 2. Therefore, it is not provided on the cell active region, but on the outer peripheral side of the cell active region, the depletion layer in each cell portion is terminated on the outer peripheral portion of the semiconductor chip as far as possible from the cell as far as possible. A certain amount of space is secured, and for high breakdown voltage, a field limiting ring (FLR) (not shown) is provided in the semiconductor layer on the outer periphery thereof, and further a space for the semiconductor layer is provided outside the semiconductor layer so that a depletion layer spreads. ing. Insulation over this space (the gate pad G side is shown in a cross-sectional view in FIG. 2 and a space is provided outside the p-type well 5a, but there is a similar space at the active region side end of the cell). At the same time as the formation of the gate electrode pad G and the gate electrode of the cell portion on the film 6, a polysilicon film is formed and patterned to form a second protection diode around the active region of the cell. A polysilicon film for the part 2 can be formed.
【００１８】そして、第１の保護ダイオード部１と同様
にｎ形およびｐ形のドーパントをドーピングすることに
より（マスクをパターニングするだけで同時に不純物を
導入することができる）、同様のツェナーダイオードを
形成することができる。その結果、半導体チップの外周
部に同様のｐｎ接合部が３〜４個程度形成されることに
より、２０〜３０Ｖ程度でブレークダウンするような第
２の保護ダイオード部２が形成される。そして、たとえ
ば最外周のｎ形層２ａが第１の保護ダイオード部１の最
外周のｎ形層１ａと配線３により接続され、最内周のｎ
形層２ａがソース電極Ｓと配線３により接続されてい
る。これにより、ゲート電極Ｇとソース電極Ｓとの間
に、直列接続の第１および第２のダイオード部１、２が
接続される。The same Zener diode is formed by doping n-type and p-type dopants as in the first protection diode section 1 (impurities can be introduced simultaneously only by patterning the mask). can do. As a result, about 3 to 4 similar pn junctions are formed on the outer peripheral portion of the semiconductor chip, whereby the second protection diode section 2 that breaks down at about 20 to 30 V is formed. Then, for example, the outermost n-type layer 2a is connected to the outermost n-type layer 1a of the first protection diode unit 1 by the wiring 3, and the innermost n-type layer 2a is
The shape layer 2 a is connected to the source electrode S by the wiring 3. Thereby, the first and second diode units 1 and 2 connected in series are connected between the gate electrode G and the source electrode S.
【００１９】この第１および第２の保護ダイオード部
１、２が、Ａｌなどの配線３により直列に接続されてい
るため、合計で５０Ｖ程度でブレークダウンするような
保護ダイオード部になっている。図１に示される例で
は、この第１および第２の保護ダイオード部１、２の配
線３による接続が、第１の保護ダイオード部１の最外周
のｎ形層１ａと第２の保護ダイオード部２の最外周のｎ
形層２ａとが接続されている（ｎ形層でなくｐ形層でも
よい）。その結果、たとえばゲート電極Ｇに＋（正）
で、ソース電極Ｓに−（負）の静電気が印加された場
合、図３に示されるように、第１の保護ダイオード部１
では、リングの中心部から外に向う電界となり、第２の
保護ダイオード部２では、リングの外から中心部に向う
電界となるため、ｐｎ接合の曲率による影響が第１の保
護ダイオード部１と第２の保護ダイオード部２とで相殺
され、逆のゲート電極Ｇに−で、ソース電極Ｓに＋のサ
ージが入射した場合でも、その耐圧特性（ブレークダウ
ン特性）をほぼ同じ電圧にすることができる。Since the first and second protection diode sections 1 and 2 are connected in series by the wiring 3 of Al or the like, the protection diode section breaks down at about 50 V in total. In the example shown in FIG. 1, the connection of the first and second protection diode units 1 and 2 by the wiring 3 is performed by connecting the outermost n-type layer 1 a of the first protection diode unit 1 to the second protection diode unit. The outermost n of 2
It is connected to the shape layer 2a (it may be a p-type layer instead of an n-type layer). As a result, for example, + (positive) is applied to the gate electrode G.
In the case where-(negative) static electricity is applied to the source electrode S, as shown in FIG.
Then, the electric field is directed from the center of the ring to the outside, and the electric field is directed from the outside of the ring to the center in the second protection diode section 2. Therefore, the influence of the curvature of the pn junction is caused by the first protection diode section 1 and the first protection diode section 1. Even when a negative surge is applied to the source electrode S and a negative surge is applied to the opposite gate electrode G and canceled out by the second protection diode unit 2, the breakdown voltage characteristics (breakdown characteristics) can be made substantially the same voltage. it can.
【００２０】トランジスタのセル部は、図２に示される
ようにｎ形のエピタキシャル成長層４の表面側にｐ形ド
ーパントが導入されてボディ領域５がマトリクス状に設
けられ、そのボディ領域５の外周部にｎ形不純物が導入
されてソース領域７が形成され、ソース領域７とｎ- 形
半導体層４とで挟まれるボディ領域５の周辺のチャネル
領域上にゲート酸化膜６ａを介してゲート電極８が設け
られることにより、トランジスタセルが形成されてい
る。このボディ領域５が、前述のようにマトリクス状に
設けられ、トランジスタセルが並列に多数個形成され
て、大電流が得られる縦型ＭＯＳＦＥＴになっている。
なお、ゲート電極８は、前述のように第１のダイオード
部１および第２のダイオード部２と同時にポリシリコン
膜を成膜してパターニングし、１種類のドーパントをド
ーピングすることにより形成される。このゲート電極８
上に層間絶縁膜９を介してコンタクト孔を開け、Ａｌな
どを真空蒸着などにより設けることにより、ソース配線
１０およびゲート配線１１が形成される。また、半導体
基板４ａの裏面には、同様に電極メタルの蒸着などによ
りドレイン電極１２が形成される。なお、ゲート配線１
１は、ゲート電極パッドＧから遠くなるトランジスタセ
ルのゲート電極を部分的に連結して抵抗を下げるためな
どのために設けられる。As shown in FIG. 2, in the cell portion of the transistor, a body region 5 is provided in a matrix by introducing a p-type dopant on the surface side of an n-type epitaxial growth layer 4, and an outer peripheral portion of the body region 5 is provided. The source region 7 is formed by introducing an n-type impurity into the substrate region. The gate electrode 8 is formed on the channel region around the body region 5 sandwiched between the source region 7 and the n − -type semiconductor layer 4 via the gate oxide film 6a. As a result, a transistor cell is formed. The body regions 5 are provided in a matrix as described above, and a large number of transistor cells are formed in parallel to form a vertical MOSFET capable of obtaining a large current.
The gate electrode 8 is formed by depositing and patterning a polysilicon film simultaneously with the first diode portion 1 and the second diode portion 2 as described above, and by doping with one type of dopant. This gate electrode 8
A source hole 10 and a gate line 11 are formed by forming a contact hole thereover through an interlayer insulating film 9 and providing Al or the like by vacuum deposition or the like. Similarly, a drain electrode 12 is formed on the back surface of the semiconductor substrate 4a by vapor deposition of an electrode metal or the like. The gate wiring 1
Reference numeral 1 is provided for lowering the resistance by partially connecting the gate electrodes of the transistor cells far from the gate electrode pad G.
【００２１】本発明によれば、半導体チップの空きスペ
ースを利用して電極間に設けられる保護ダイオードの数
を増やすことができ、半導体チップ面積を大きくするこ
となく、しかも製造工程を増やすことなく、ブレークダ
ウンする電圧を高くすることができる。その結果、使用
目的に応じてブレークダウンする電圧を高くしながら、
それ以上の静電気やサージなどの入射に対してゲート絶
縁膜などの破壊しやすい部分を確実に保護することがで
きる。すなわち、チップ面積を大きくすることなく、保
護ダイオードのブレークダウンを所望の電圧に調整する
ことができる。しかも、２か所に保護ダイオードが設け
られているため、その接続方法をリング上の中心部から
外方に向かう方向と外方から中心部に向かう方向になる
ように接続することにより、曲率による特性の変化を平
均化することができ、たとえばゲート電極側に正のサー
ジが加わっても負のサージが加わっても同様のブレーク
ダウン特性を呈するようにすることができる。さらに、
半導体チップの外周側にダイオードが形成されることに
より、そのｐｎ接合面積が大きくなり、破壊耐量にも強
くなるという利点がある。According to the present invention, it is possible to increase the number of protection diodes provided between the electrodes by utilizing the empty space of the semiconductor chip, without increasing the area of the semiconductor chip and without increasing the number of manufacturing steps. The breakdown voltage can be increased. As a result, while increasing the breakdown voltage according to the purpose of use,
It is possible to reliably protect a portion that is easily broken, such as a gate insulating film, against the incidence of further static electricity or surge. That is, the breakdown of the protection diode can be adjusted to a desired voltage without increasing the chip area. Moreover, since the protection diodes are provided at two places, the connection method is such that the connection is made in the direction from the center on the ring to the outside and in the direction from the outside to the center on the ring. Changes in characteristics can be averaged. For example, a similar breakdown characteristic can be exhibited regardless of whether a positive surge or a negative surge is applied to the gate electrode side. further,
By forming the diode on the outer peripheral side of the semiconductor chip, there is an advantage that the pn junction area increases and the breakdown strength increases.
【００２２】前述の例は、縦型ＭＯＳＦＥＴの例であっ
たが、この縦型ＭＯＳＦＥＴにさらにバイポーラトラン
ジスタが作り込まれる絶縁ゲート型バイポーラトランジ
スタ（ＩＧＢＴ）でも同様であり、また、バイポーラト
ランジスタでもベース・エミッタ間などの破壊を防止す
るため電極間に保護ダイオードを接続する場合でも同様
にチップの外周側に半導体層のスペースがあり、その上
方の絶縁膜上に第２の保護ダイオード部を設けることが
できる。Although the above-described example is an example of a vertical MOSFET, the same applies to an insulated gate bipolar transistor (IGBT) in which a bipolar transistor is further formed in this vertical MOSFET. Even when a protection diode is connected between electrodes to prevent destruction between emitters or the like, there is a space in the semiconductor layer on the outer peripheral side of the chip, and a second protection diode section may be provided on the insulating film above the semiconductor layer. it can.
【００２３】[0023]
【発明の効果】本発明によれば、電極間に印加されるサ
ージなどの入力に対し、所望の電圧以上のものをブレー
クダウンさせることができ、所望の耐圧を有しながらゲ
ート絶縁膜などの弱い部分を確実に保護することができ
る。その結果、非常に信頼性の高い半導体装置が得られ
る。According to the present invention, it is possible to break down a voltage higher than a desired voltage in response to an input such as a surge applied between electrodes, and to obtain a gate insulating film or the like having a desired withstand voltage. Weak parts can be reliably protected. As a result, a very reliable semiconductor device can be obtained.
【００２４】さらに、第１および第２の保護ダイオード
部がそのリング状の曲率が相殺する方向に接続されるこ
とにより、両電極のどちらに正のサージが印加されても
同程度のブレークダウン電圧にすることができ、信頼性
が一層向上する。Further, since the first and second protection diode portions are connected in such a direction that their ring-shaped curvatures cancel each other, the same breakdown voltage is obtained regardless of which of the two electrodes a positive surge is applied. And the reliability is further improved.
【図１】本発明の半導体装置の一実施形態である縦型Ｍ
ＯＳＦＥＴの平面の説明図である。FIG. 1 shows a vertical type M according to an embodiment of the semiconductor device of the present invention.
FIG. 3 is an explanatory diagram of a plane of an OSFET.
【図２】図１の縦型ＭＯＳＦＥＴの一部の断面説明図で
ある。FIG. 2 is an explanatory sectional view of a part of the vertical MOSFET of FIG. 1;
【図３】図１の例の第１および第２の保護ダイオード部
の接続方法による作用の説明図である。FIG. 3 is an explanatory diagram of an operation according to a method of connecting first and second protection diode units in the example of FIG. 1;
【図４】従来の保護ダイオードが設けられた縦型ＭＯＳ
ＦＥＴの断面および平面の説明図である。FIG. 4 shows a conventional vertical MOS provided with a protection diode.
It is explanatory drawing of the cross section and plane of FET.
【図５】図４の保護ダイオードが設けられた電極パッド
の説明図である。FIG. 5 is an explanatory diagram of an electrode pad provided with the protection diode of FIG. 4;
１ 第１の保護ダイオード部 ２ 第２の保護ダイオード部 ３ 配線 ４ ｎ- 形半導体層 ５ ボディ領域1 first protective diode section 2 the second protective diode section 3 wire 4 n - -type semiconductor layer 5 body region
Claims (2)
をブレークダウンさせる保護ダイオードが前記電極間に
設けられる半導体装置であって、前記電極の１つの電極
パッドを形成するポリシリコン膜の外周部にリング状の
ｐ形層とｎ形層とが交互に設けられることにより形成さ
れる第１の保護ダイオード部と、チップの外周部の表面
にポリシリコン膜によりリング状のｐ形層とｎ形層とが
交互に設けられることにより形成される第２の保護ダイ
オード部とが直列に接続されてなる半導体装置。1. A semiconductor device in which a protection diode for breaking down an input of a predetermined voltage or more applied between electrodes is provided between the electrodes, wherein a periphery of a polysilicon film forming one electrode pad of the electrodes is provided. A first protection diode portion formed by alternately providing a ring-shaped p-type layer and an n-type layer in a portion, and a ring-shaped p-type layer and an n-type layer formed by a polysilicon film on the surface of an outer peripheral portion of the chip. A semiconductor device in which a second protection diode portion formed by alternately providing a shape layer and a second protection diode portion are connected in series.
方のダイオード部の前記リング状に設けられるｐ形層と
ｎ形層の中心部から外側に向かうｐｎ接合と、前記第１
および第２のダイオード部の他方のダイオード部の外側
から中心部に向かうｐｎ接合とが直列になるように、前
記第１の保護ダイオード部と第２の保護ダイオード部と
が配線により接続されてなる請求項１記載の半導体装
置。2. A pn junction extending outward from a center of a p-type layer and an n-type layer provided in the ring shape of one of the first and second diode portions;
The first protection diode unit and the second protection diode unit are connected by wiring such that the pn junction from the outside of the other diode unit to the center of the second diode unit is connected in series. The semiconductor device according to claim 1.
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002373988A (en) * | 2001-06-14 | 2002-12-26 | Rohm Co Ltd | Semiconductor device and manufacturing method therefor |
| KR100582624B1 (en) | 2003-02-06 | 2006-05-23 | 산요덴키가부시키가이샤 | Semiconductor device |
| US7112828B2 (en) | 2003-09-29 | 2006-09-26 | Rohm Co., Ltd. | Semiconductor device |
| US7247921B2 (en) * | 2004-06-10 | 2007-07-24 | Kabushiki Kaisha Toshiba | Semiconductor apparatus and method of manufacturing same, and method of detecting defects in semiconductor apparatus |
| US7859083B2 (en) | 2007-08-09 | 2010-12-28 | Fuji Electric Systems Co., Ltd. | Semiconductor device |
| WO2012036165A1 (en) * | 2010-09-15 | 2012-03-22 | ローム株式会社 | Semiconductor element |
| US8264000B2 (en) | 2009-06-24 | 2012-09-11 | Kabushiki Kaisha Toshiba | Semiconductor device with a protection diode |
| JP5223041B1 (en) * | 2012-02-10 | 2013-06-26 | パナソニック株式会社 | Semiconductor device and manufacturing method thereof |
| WO2013118203A1 (en) * | 2012-02-10 | 2013-08-15 | パナソニック株式会社 | Semiconductor device and method for manufacturing same |
| JP2015035616A (en) * | 2014-10-10 | 2015-02-19 | ローム株式会社 | Semiconductor device |
| WO2022196582A1 (en) * | 2021-03-17 | 2022-09-22 | ローム株式会社 | Semiconductor device |
-
1999
- 1999-04-09 JP JP10327499A patent/JP3869580B2/en not_active Expired - Lifetime
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002373988A (en) * | 2001-06-14 | 2002-12-26 | Rohm Co Ltd | Semiconductor device and manufacturing method therefor |
| KR100582624B1 (en) | 2003-02-06 | 2006-05-23 | 산요덴키가부시키가이샤 | Semiconductor device |
| US7112828B2 (en) | 2003-09-29 | 2006-09-26 | Rohm Co., Ltd. | Semiconductor device |
| US7247921B2 (en) * | 2004-06-10 | 2007-07-24 | Kabushiki Kaisha Toshiba | Semiconductor apparatus and method of manufacturing same, and method of detecting defects in semiconductor apparatus |
| US7859083B2 (en) | 2007-08-09 | 2010-12-28 | Fuji Electric Systems Co., Ltd. | Semiconductor device |
| US8264000B2 (en) | 2009-06-24 | 2012-09-11 | Kabushiki Kaisha Toshiba | Semiconductor device with a protection diode |
| USRE47390E1 (en) | 2009-06-24 | 2019-05-14 | Kabushiki Kaisha Toshiba | Semiconductor device with a protection diode |
| JP2012064727A (en) * | 2010-09-15 | 2012-03-29 | Rohm Co Ltd | Semiconductor device |
| US9142542B2 (en) | 2010-09-15 | 2015-09-22 | Rohm Co., Ltd. | Semiconductor device with protective diode |
| WO2012036165A1 (en) * | 2010-09-15 | 2012-03-22 | ローム株式会社 | Semiconductor element |
| JP5223041B1 (en) * | 2012-02-10 | 2013-06-26 | パナソニック株式会社 | Semiconductor device and manufacturing method thereof |
| WO2013118203A1 (en) * | 2012-02-10 | 2013-08-15 | パナソニック株式会社 | Semiconductor device and method for manufacturing same |
| US9087894B2 (en) | 2012-02-10 | 2015-07-21 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device and method of manufacturing the device |
| JP2015035616A (en) * | 2014-10-10 | 2015-02-19 | ローム株式会社 | Semiconductor device |
| WO2022196582A1 (en) * | 2021-03-17 | 2022-09-22 | ローム株式会社 | Semiconductor device |
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| Publication number | Publication date |
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