KR960028393A - 블라인드 다중 경로 균등기 - Google Patents

Abstract

디지탈 통신 채널용 블라인드 다중 경로 균등기가 공개된다. 상기 균등기는, 디지탈 데이타 신호를 포함하는 수신 신호원에 응답하고, 각각 탭 계수 및 시간 변위에 응답하는 다수 탭을 포함하며, 다중 경로 보정된 디지탈 출력 신호를 발생하는 희소 디지탈 필터를 포함한다. 필터 제어기는 수신 신호에 응답하여, 수신 신호의 자기 상관을 계산함으로써 다중 경로 신호를 검출하고, 자기 상관에 기초하여 다중 경로 신호를 검출하며, 검출된 다중 경로 신호를 제거하도록 탭 계수 및 시간 변위를 다수 탭중 한 탭에 공급한다.

Description

블라인드 다중 경로 균등기

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명의 원리에 따른 블라인드 다중 경로 균등기를 포함하는 개선된 디지탈 텔레비젼 수신기의 일부를 도시한 블럭도, 제2도는 제1도에 도시된 블라인드 다중경로 균등기의 보다 상세한 블럭도, 제3도는 제2도에 도시된 블라인드 다중경로 균등기에 대한 필터 제어 회로를 보다 상세히 도시한 블럭도.

Claims (16)

1. 디지탈 데이타 신호를 포함하는 수신 신호원을 구비하는 블라인드 다중 경로 균등기에 있어서, 수신 신호에 응답하며, 각각 탭 계수 및 시간 변위에 응답하는 다수의 탭을 포함하여, 다중 경로 균등화된 디지탈 출력 신호를 발생하는 희소 디지탈 필터: 및 수신 신호에 응답하며, 수신 신호의 자기상관을 계산하는 회로를 포함하고, 자기상관에 기초하여 다중경로 신호를 검출하며, 검출된 다중 경로 신호를 제거하도록 탭 계수 및 시간 변위를 다수 탭중 한 탭에 공급하는 필터 제어기를 구비하는 것을 특징으로 하는 블라인드 다중 경로 균등기.
2. 제1항에 있어서, 상기 필터 제어기는: 수신 신호에 응답하며, 디지탈 데이타 신호를 나타내는 메인피크를 갖는 수신 신호의 자기상관을 계산하는 상관기; 및 수신 신호의 자기상관에 응답하며, 다중 경로 신호 표시 피크가 메인 피크로부터 시간상 변위되고 일정 값을 갖는 다중 경로 신호를 나타내는, 메인 피크와는 다른, 자기상관의 피크를 위치시키므로써 다중 경로 신호를 검출하는 회로를 포함하며, 다수 탭중 한 탭으로 다중 경로 신호 표시 피크의 값의 네가티브와 동일한 값을 갖는 탭 계수와 메인 피크로부터 다중 경로 신호 표시 피크의 시간상 변위값을 갖는 시간 변위를 공급하는 탭 제어 신호 발생기를 구비하는 것을 특징으로 하는 블라인드 다중 경로 균등기.
3. 제2항에 있어서, 탭 제어 신호 발생기의 검출 회로는 : 메인 피크의 크기를 계산하는 회로와; 메인피크의 크기에 대해 자기 상관의 크기를 정규화하는 회로와; 정규화된 자기상관의 크기를 임계치에 비교하는 회로; 및 정규화된 자기 상관의 크기가 임계치를 초과할 때 자기 상관에 피크를 위치시키는 회로를 구비하는 것을 특징으로 하는 블라인드 다중 경로 균등기.
4. 제1항에 있어서, 상기 필터 제어기는 : 수신 신호에 응답하며, 제어 신호에 따라 수신 신호의 부분을 추출 및 기억하는 데이타 수집 버퍼; 및 데이타 수집 버퍼에 연결된 데이타 입력 단자를 가지며, 데이타 수집 버퍼가 수신 신호 부분을 추출하여 기억하도록 설정하기 위해 제어 신호를 발생하는 회로를 포함하고, 데이타 수집 버퍼로부터 수신 신호의 기억된 부분을 검색하며, 디지탈 데이타 신호를 나타내는 메인 피크를 갖는 수신 신호 검색부분의 자기 상관을 계산하고, 다중 경로 신호 표시 피크가 메인 피크로부터 시간상 변위되고 일정값을 갖는 다중 경로 신호를 나타내는, 메인 피크와는 다른, 자기상관에 피크를 위치시킴으로써 다중 경로 신호를 검출하며, 다수 탭중 한 탭으로 다중 경로 신호 표시 피크 값의 네가티브와 동일한 값을 갖는 탭 계수와 메인 피크로부터 다중 경로 신호 표시 피크의 시간상 변위 값을 갖는 시간 변위를 공급하는 신호 프로세서를 구비하는 것을 특징으로 하는 블라인드 다중 경로 균등기.
5. 제4항에 있어서, 상기 자기상관 계산 회로는 : 수신 신호의 검색 부분에 상응하는 스펙트럼을 발생하도록 수신 신호의 검색 부분에 대한 고속 푸리에 변환을 계산하는 회로와; 곱의 형태를 발생하도록 스펙트럼과 스펙트럼의 복소 공액을 승산하는 회로; 및 수신 신호 검색 부분의 자기상관을 발생하도록 상기 곱의 고속 푸리에 역 변환을 계산하는 회로를 구비하는 것을 특징으로 하는 블라인드 다중 경로 균등기.
6. 제4항에 있어서, 다중 경로 신호 검출 회로는 : 메인 피크의 크기를 계산하는 회로와; 메인 피크의 크기에 대해 자기상관의 크기를 정규화하는 회로와; 정규화된 자기상관 크기를 임계치에 비교하는 회로; 및 정규화된 자기상관의 크기가 임계치를 초과할 때 자기상관에 피크를 위치하는 회로를 구비하는 것을 특징으로 하는 블라인드 다중 경로 균등기.
7. 제1항에 있어서, 회소 디지탈 필터는 : 다중 경로 균등화 디지탈 신호를 발생하는 데이타 출력 단자와 데이타 입력 단자를 가지며, 각각 탭 계수 및 시간 변위에 응답하는 다수 탭을 갖는 회소 FIR 필터; 및 각각 탭 계수 및 시간 변위에 응답하는 다수 탭과, 수신 신호원에 연결된 제1입력 단자와 다수의 회소 IIR 필터 탭에 응답하는 제2입력 단자와 회소 IIR 필터 탭과 회소 FIR 필터의 데이타 입력 단자에 연결된 출력 단자를 포함하는 회소 IIR 필터를 구비하는 것을 특징으로 하는 블라인드 다중 경로 균등기.
8. 제7항에 있어서, 다중 경로 균등화 디지탈 출력 신호에 응답하는 필터 제어기는 : 다중 경로 신호 검출후에, 검출된 다중 경로 신호를 프리-고스트 신호 및 포스트-고스트 신호 중 한 신호로 특성화하는 회로와; 회소 FIR 필터의 다수 탭중 한 탭에 프리-고스트 신호에 상응하는 탭 계수 및 시간 변위를 공급하고 회소 IIR 필터의 다수 탭중 한 탭에 프리-고스트 신호에 상응하는 탭 계수 및 시간 변위를 공급하는 회로; 및 탭 계수 및 시간 변위를 공급한 후, 다중 경로 균등화 디지탈 출력 신호와 수신 신호의 자기상관을 계산하고, 자기상관에 기초하여 프리-고스트 신호 및 포스트-고스트 신호중 한 신호로 잘못 특성화된 다중 경로 신호를 검출하여, 검출된 잘못 특성화된 다중 경로 신호를 바르게 특성화하고, 보정된 프리-고스트 신호에 상응하는 탭 계수 및 시간 변위를 희소 FIR 필터에 공급하고 보정된 포스트-고스트 신호에 상응하는 탭 계수 및 시간 변위를 희소 IIR 필터에 바르게 공급하는 회로를 구비하는 것을 특징으로 하는 블라인드 다중 경로 균등기.
9. 제8항에 있어서, 검출된 다중 경로 신호를 특성화 하는 회로는 포스트-고스트 신호로서 각각의 검출된 다중 경로 신호를 특성화 하는 회로를 구비하는 것을 특징으로 하는 블라인드 다중 경로 균등기.
10. 제8항에 있어서, 자기 상관은 디지탈 테이타 신호를 나타내는 메인 피크를 가지며; 다중 경로 신호 검출 회로는 다중 경로 신호가 메인 피크로부터 시간상 변위가 있게되는 다중 경로 신호를 나타내는, 메인 피크와는 다른, 자기상관에 피크를 위치하는 회로를 구비하고; 검출된 다중 경로 신호를 특성화 하는 회로는 다중 경로 신호가 메인 피크로부터 시간상 5초 이하의 변위가 있게 된다면 프리-고스트로서 검출된 다중 경로 신호를 특성화하고, 그렇지 않은 경우는 포스트-고스트로서 검출된 다중 경로 신호를 특성화하는 회로를 구비하는 것을 특징으로 하는 블라인드 다중 경로 균등기.
11. 제8항에 있어서, 교차상관 계산 회로는 : 수신 신호 부분을 추출하는 회로와; 다중 경로 균등화 디지탈 출력 신호 부분을 추출하는 회로와; 수신 신호의 부분에 상응하는 스펙트럼을 발생하도록 수신 신호 부분의 고속 푸리에 변환을 계산하는 회로와; 다중 경로 균등화된 디지탈 출력 신호 부분에 상응하는 스펙트럼을 발생하도록 다중 경로 균등화된 디지탈 출력 신호 부분의 고속 푸리에 변환을 계산하는 회로와; 곱의 형태를 발생하도록 수신 신호 부분에 상응하는 스펙트럼을 다중 경로 균등화된 디지탈 출력 신호 부분에 상응하는 스펙트럼의 복소 공액에 승산하는 회로; 및 다중 경로 균등화된 디지탈 출력 신호와 수신된 신호의 교차 상관을 발생하도록 상기 곱의 고속 푸리에 역 변환을 계산하는 회로를 구비하는 것을 특징으로 하는 블라인드 다중 경로 균등기.
12. 제8항에 있어서, 교차상관에 피크를 위치시키는 잘못 특성화된 다중 경로 신호 검출 회로는 : 교차상관에 메인 피크의 크기를 계산하는 회로와; 메인 피크의 크기에 대해 교차상관의 크기를 정규화하는 회로와; 정규화된 교차 상관 크기를 임계치에 비교하는 회로; 및 정규화된 교차상관의 크기가 임계치를 초과할 때 교차상관에 피크를 위치시키는 회로를 구비하는 것을 특징으로 하는 블라인드 다중 경로 균등기.
13. 제1항에 있어서, 회소 디지탈 필터는 각 데이타 입력, 데이타 출력, 및 합산 입력 단자를 포함하며, 다수 필터 탭 각각은 : 필터 데이타 입력 단자에 연결된 제1입력 단자와, 탭 계수에 응답하는 제2입력 단자 및 출력 단자를 갖는 승산기와; 합산 입력 단자에 연결된 제1입력 단자와, 승산기 출력 단자에 연결된 제2입력 단자, 및 출력 단자를 갖는 가산기; 및 가산기의 출력 단자에 연결된 데이타 입력 단자와, 필터 데이타 출력 단자에 연결된 출력 단자, 및 시간 변위에 응답하는 지연 제어 입력 단자를 갖는 가변 지연 소자를 구비하며; 다수 필터 탭의 서브셋은 다수 탭의 연속하는 한 탭의 합산 입력 단자에 연결된 서브셋의 각 탭의 데이타 출력 단자와 직렬로 연결되는 것을 특징으로 하는 블라인드 다중 경로 균등기.
14. 제1항에 있어서, 상기 회소 디지탈 필터는 각각의 섹션이 각 데이타 입력, 데이타 출력 및 합산 입력 단자를 가지며, 다수 필터 탭을 포함하는 다수 필터 섹션을 구비하며, 상기 각각의 탭은 각 데이타 입력, 데이타 출력 및 합산 입력 단자를 가지며, 또한 : 탭 데이타 입력 단자에 연결된 제1입력 단자와, 각 탭 계수에 응답하는 제2입력 단자, 및 출력 단자를 갖는 승산기와; 탭 합산 입력 단자에 연결된 제1입력 단자와, 승산기의 출력 단자에 연결된 제2입력 단자, 및 출력 단자를 갖는 가산기; 및 가산기의 출력 단자에 연결된 데이타 입력 단자와, 탭의 데이타 출력 단자에 연결된 출력 단자를 갖는 지연 소자를 구비하며; 각 섹션의 적어도 한 탭의 지연 소자는 가변 지연 소자이며, 각 시간 변위에 응답하는 지연 제어 입력 단자를 더 포함하고; 각 섹션의 다수 탭은 연속하는 탭의 탭 합산 입력 단자에 연결되는 각 탭의 탭 데이타 출력 단자와 직렬로 연결되며; 디지탈 필터의 다수 섹션은 연속하는 섹션의 섹션 합산 입력 단자에 연결되는 각 섹션의 섹션 데이타 출력 단자와 직렬로 연결되는 것을 특징으로 하는 블라인드 다중 경로 균등기.
15. 제14항에 있어서, 각각의 필터 섹션은 중간 탭을 가지며, 필터 제어기는 다중 경로 균등화 디지탈 출력 신호에 응답하고; 필터 제어기에 공급 회로는 탭 계수 및 시간 변위를 다수 섹션중 한 섹션의 중간 탭으로 공급하며; 필터 제어기는, 탭 계수 및 시간 변위를 다수 섹션중 한 섹션의 중간 탭에 공급한 후, 디지탈 데이타 신호를 나타내는 메인 피크를 갖는 다중 경로 균등화된 디지탈 출력신호의 자기 상관을 계산하고, 이전에 검출된 다중 경로 신호를 나타내는 시간 변위에 때때로 인접한 출력 신호 자기상관에 각 피크를 검출하며, 다수 섹션중 한 섹션의 중간 탭에 인접한 필터 탭에 대한 각 탭 계수를 공급하는 회로를 더 포함하는 것을 특징으로 하는 블라인드 다중 경로 균등기.
16. 제15항에 있어서, 자기상관 계산 회로는 : 다중 경로 균등화 디지탈 출력 신호 부분을 추출하는 회로와; 수신 신호의 검색부분에 상응하는 스펙트럼을 발생하도록 수신 신호 검색 부분의 고속 푸리에 변환을 계산하는 회로와; 곱의 형태를 발생하도록 스펙트럼과 스펙트럼의 복소 공액을 승산하는 회로; 및 수신 신호 검색 부분의 자기상관을 발생하도록 상기 곱의 고속 푸리에 역 변환을 계산하는 회로를 구비하는 것을 특징으로 하는 블라인드 다중 경로 균등기.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.