KR100584089B1 - 고속의 버스트 신호 검출 장치 및 그 방법 - Google Patents

Abstract

본 발명은 버스트 신호 검출 장치 및 그 방법에 관한 것이다. 이 장치는 프레임의 시작 부분에 프리앰블을 추가하여 전송하는 버스트 신호를 검출하는 버스트 검출 장치로서, 상관부 및 버스트 지시부를 포함한다. 상관부는 수신 신호 및 공액(conjugate)된 프리앰블 패턴을 서로 상관시키고, 버스트 지시부는 상관부의 상관 결과값에 따라 버스트 신호의 존재 유무 및 시작점을 검출한다. 본 발명에 따르면, 실시간으로 버스트 신호를 검출하는 회로의 취약점인 계산량을 줄일 수 있고, 버스트 신호의 판단 유무 방법 및 시작점을 검출할 수 있다.

버스트 검출 장치, 검출기, 파이프라인, 상관기, 버스트 지시기, 공액 프리앰블, 코릴레이터

Description

고속의 버스트 신호 검출 장치 및 그 방법 {APPARATUS FOR FAST DETECTING BURST SIGNAL AND METHOD THEREOF}

도 1은 본 발명에 따른 상관기와 버스트 지시기로 이루어진 고속의 버스트 검출 회로의 개략적인 블록 구성도이다.

도 2는 본 발명의 제1 실시예에 따른 수신 신호와 공액(conjugated)된 실수 및 허수 프리앰블과의 상관기의 구성을 나타내는 도면이다.

도 3은 본 발명의 제2 실시예에 따른 도 2의 상관기를 파이프라인 상관기로 구현한 것을 나타내는 도면이다.

도 4는 본 발명의 제3 실시예에 따른 도 3의 파이프라인 상관기에서 프리앰블 패턴별로 실수 및 허수 수신 신호를 처리하는 상관기 구조를 나타내는 도면이다.

도 5는 본 발명에 따른 상관 특성을 나타내는 도면이다.

도 6은 본 발명에 따른 고속의 버스트 신호 검출을 위한 버스트 지시기 내의 동작 흐름도이다.

본 발명은 버스트 신호 검출 장치 및 그 방법에 관한 것으로, 보다 구체적으로, 디지털 신호처리에 있어서 수신 신호와 프리앰블 패턴과의 상관 결과에 따라 버스트 신호의 존재 유무 및 시작점을 검출할 수 있는 고속의 버스트 신호 검출 장치 및 그 방법에 관한 것이다.

종래 기술로서, 2000년 5월 28일부터 31일까지 ISCAS 2000 IEEE international Symposium지의 379 페이지에 "A Fast Synchronizer for Burst Modems with Simultaneous symbol Timing and Carrier Phase Estimations"라는 명칭의 논문이 게재되어 있는 바, 버스트 모드에서 심볼 타이밍과 반송파 위상 에러값의 빠른 포착을 위해서 프리앰블을 이용하여 반송파 위상과 타이밍 에러값을 추정하는 동기회로를 개시하고 있다.

그런데, 상기 선행 논문은 프레임 시작 부분을 찾는 것이 요점이 아니라 프리앰블과 수신 데이터 사이의 상관을 취하여 초기 동기 파라미터 값을 추출하며, 단순히 버스트 형태의 프레임을 처리하는 방식으로서, 특히 상향링크로 전송되는 데이터 프레임에 적합하지만, 단지 빠른 시간 안에 프리앰블만을 이용하여 동기를 이루는데 주안점을 두고 있다.

한편, 버스트 신호를 검출하는 방법은 아날로그적으로 수신 신호의 에너지를 추적해 나가는 방법, 디지털 도메인에서는 일단 수신된 신호를 대용량의 메모리에 저장하는 방법, 및 실시간으로 수신되는 프레임을 인지하기 위해 프리앰블을 추가하여 수신단에서 프리앰블을 검색하는 방법 등이 있다.

또한, 통상적으로 디지털 도메인에서 버스트 신호를 검출하는 회로들은 크게 두 가지로 분류할 수 있으며, 첫 번째 방법은 대용량의 메모리를 사용해서 버스트 신호의 유무를 판단할 때까지 수신 데이터를 저장하는 방법이며, 두 번째 방법은 버스트의 시작 부분에 프리앰블을 첨부하여 수신 신호 내의 데이터 패턴을 분석해서 프레임의 시작 지점을 검출하는 방법이 있다.

그런데, 전술한 첫 번째 방식은 고속의 데이터 처리가 어렵고 대용량의 메모리가 요구되는 단점이 있으며, 두 번째 방식은 프리앰블이 길수록 오버로드 (overload)가 많고, 계산량이 증가하는 문제점이 있다.

따라서, 상기 문제점을 해결하기 위한 본 발명의 목적은, 버스트의 시작 부분에 프리앰블을 첨부하여 수신 신호 내의 데이터 패턴을 분석함으로써 프레임의 시작점을 검출하는 방식으로 구현하되, 계산량을 최소화시키면서 버스트 신호의 존재 유무 및 시작점을 검출할 수 있는 고속의 버스트 신호 검출 장치 및 그 방법을 제공하기 위한 것이다.

또한, 본 발명의 다른 목적은 수신 신호와 프리앰블 패턴과의 상관 결과에 따라 정확한 프레임의 시작점을 찾으면서도 동시에 복잡도를 최소화시킬 수 있는 고속의 버스트 신호 검출 장치 및 그 방법을 제공하기 위한 것이다.

상기 목적을 달성하기 위한 본 발명의 하나의 특징에 따른 버스트 검출 장치는,

프레임의 시작 부분에 프리앰블을 추가하여 전송하는 버스트 신호를 검출하 는 버스트 검출 장치로서,

프리앰블 패턴별로 실수 및 허수 수신 신호를 처리하는 파이프라인 상관을 이용하여 수신 신호 및 공액(conjugate)된 프리앰블 패턴을 서로 상관시키는 상관기; 및 상기 상관 결과값에 따라 버스트 신호의 존재 유무 및 시작점을 검출―여기서 시작점의 검출은 연속적인 신호가 특정 임계값을 넘고, 그 상관 결과값이 이전의 임계값을 넘는 상관 결과값보다 작은 경우, 상기 수신 신호의 최대 피크 지점을 지난 것으로 판단하여, 상기 프레임의 시작점으로 검출하는 방법을 이용함―하는 버스트 지시부를 포함한다.

여기서, 상기 상관부는, 상기 공액된 프리앰블 패턴의 실수부와 수신 신호의 실수부를 곱한 후 각각 더하는 제1 곱셈기 및 제1 덧셈기; 상기 공액된 프리앰블 패턴의 허수부와 상기 수신 신호의 허수부를 곱한 후 각각 더하는 제2 곱셈기 및 제2 덧셈기; 상기 제1 덧셈기에서 출력되는 데이터 중 실수부를 구성하는 데이터에 대해서 덧셈을 수행하는 제3 덧셈기; 상기 제2 덧셈기에서 출력되는 데이터 중 허수부를 구성하는 데이터에 대해서 덧셈을 수행하는 제4 덧셈기; 상기 제3 덧셈기와 제4 덧셈기에서 출력되는 데이터를 각각 제곱한 후 더하여 출력하는 제곱기 및 제5 덧셈기; 및 상기 제5 덧셈기에서 출력되는 데이터를 제곱근하여 상관 결과값으로 출력하는 제곱근기를 포함한다.

삭제

또한, 상기 파이프라인 상관기는 실수 및 허수 프리앰블의 부호가 같거나 서로 반대인 두개씩의 실수 및 허수 프리앰블을 짝을 지어 합산하는 것을 특징으로 한다.

삭제

본 발명의 버스트 신호 검출 방법은,

프레임의 시작 부분에 프리앰블을 추가하여 전송하는 버스트 신호를 검출하는 방법으로서,

a) 프리앰블 패턴별로 실수 및 허수 수신 신호를 처리하는 파이프라인 상관을 이용하여 수신 신호 및 공액(conjugate)된 프리앰블 패턴을 서로 상관시키는 상관 단계; b) 상기 상관 단계로부터 출력되는 상관 결과값을 수신하여 일정한 임계값과 상기 상관 결과값을 비교하는 단계; c) 상기 임계값을 넘기는 상관 결과값이 수신되는 경우, 초과된 상관 결과값을 특정 레지스터에 저장하고, 이전의 특정 레지스터에 저장된 값과 크기를 비교하는 단계; 및 d) 상기 특정 레지스터에 저장된 상관 결과값이 상기 이전의 특정 레지스터에 저장된 값보다 작을 경우, 최대 피크 지점을 지났다고 판단하고 프레임의 수신 및 시작점을 검출하는 단계를 포함한다.

여기서, 상기 a) 단계는, 실수 및 허수로 수신되는 신호와 공액된 프리앰블 패턴과 상호 상관관계를 취하는 단계; 상기 상관된 결과값 각각의 실수 및 허수 값에 대해 제곱값을 구하는 단계; 및 상기 각각 제곱된 값을 합하여 루트를 취하여 출력하는 단계를 포함한다.

삭제

또한, 상기 임계값은 수신 신호의 에너지 값이 여러 버스트를 거치면서 평균 된 값에 따라 변경될 수 있는 것을 특징으로 한다.

또한, 상기 상관 결과값이 특정 레벨을 넘게 되면, 그 결과값을 윈도우 레지스터 또는 큐(queue)에 저장하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 버스트 신호 검출 장치 및 그 방법을 상세히 설명한다.

도 1은 본 발명의 실시예에 따른 상관기와 버스트 지시기로 이루어진 고속의 버스트 검출기의 개략적인 블록 구성도이다.

도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 버스트 검출기(Burst Detector: 100)는 상관기(200) 및 버스트 지시기(300)로 이루어진다.

상관기(200)는 실수 및 허수로 수신되는 신호와 공액된 프리앰블 패턴과 상호 상관관계를 취한다. 이후, 상관된 결과값은 각각의 실수 및 허수 값에 대해 제곱값을 구하고, 이후 각 제곱된 값을 합하여 루트를 취함으로써 구해지게 된다. 여기서, 상기 상관기(200)는 도 2 내지 도 4에 도시된 블록 구성도를 참조하여 그 동작을 구체적으로 설명하며, 또한 상기 버스트 지시기(300)는 후술할 도 6의 동작 순서에 따라 동작하게 된다.

도 2는 본 발명의 제1 실시예에 따른 일반적인 수신 신호와 공액(conjugated)된 실수 및 허수 프리앰블과의 상관기의 구성을 나타내는 도면으로서, 일반적인 상관기(200) 구성을 보여주며, 이러한 상관기 구성은 수신된 신호의 오버 샘플 레이트별로 구성되어야 하며, 이러한 상관기 구성은 각 샘플링된 수신 신호별로 상관 동작을 위한 하드웨어가 요구된다.

먼저, 상기 상관기(200)는 실수 및 허수로 수신되는 신호(a_i, a_q)와 공액된 프리앰블 패턴(220, 250)과 상호 상관관계를 취한다. 이때, 합산기(210, 230, 240, 260), 제1 곱셈기(211, 212, 213), 제2 곱셈기(221, 222, 223), 제3 곱셈기 (241, 242, 243) 및 제4 곱셈기(251, 252, 253)가 사용된다.

이후, 상관된 결과값은 가산기(271) 및 감산기(272)를 거쳐 각각의 실수 및 허수 값에 대해 제곱부(281, 282)에 의해 제곱값을 구하고, 이후 각 제곱된 값을 가산기(291)로 합한 후, 제곱근부(292)로 루트를 취함으로써 구해지게 된다.

그런데, 도 2의 각 샘플링 인덱스별 상관기 구성을 최소화하기 위해, 도 3과 같은 파이프라인 상관기 구조가 사용될 수 있다.

도 3은 본 발명의 제2 실시예에 따른 도 2의 상관기를 파이프라인 상관기로 구현한 것을 나타내는 도면이다.

도 3을 참조하면, 실수 및 허수로 수신되는 신호(a_i, a_q)와 공액된 프리앰블 패턴(320, 350)과 상호 상관관계를 취한다. 이때, 합산기(310, 330, 340, 360), 제1 곱셈기(311, 312, 313), 제2 곱셈기(321, 322, 323), 제3 곱셈기(341, 342, 343) 및 제4 곱셈기(351, 352, 353)가 사용된다.

이후, 상관된 결과값은 가산기(371) 및 감산기(372)를 거쳐 각각의 실수 및 허수 값에 대해 제곱부(381, 382)에 의해 제곱값을 구하고, 이후 각 제곱된 값을 가산기(391)로 합한 후, 제곱근부(392)로 루트를 취함으로써 구해지게 된다.

전술한 도 3의 본 발명의 제2 실시예에 따른 파이프라인 상관기 구성은 전술 한, 도 2의 본 발명의 제1 실시예에 따른 상관기 구성보다 상관기 내의 덧셈 블록의 수를 1/4로 줄일 수 있다.

한편, 도 4는 본 발명의 제3 실시예에 따른 도 3의 파이프라인 상관기에서 프리앰블 패턴별로 실수 및 허수 수신 신호를 처리하는 상관기 구조를 나타내는 도면이다.

도 4를 참조하면, 프리앰블 패턴별(410, 460)로 합산기(420, 450), 곱셈기 (411, 412), 각각 실수 및 허수에 대한 제1 내지 제4 합산기(430, 431, 440, 441) 및 곱셈기(461, 462)를 통해 상관관계를 취하며, 이후, 합산기(471, 472), 제곱부(481, 482), 가산기(491) 및 제곱근부(492)를 통해 루트를 취함으로써 구해지게 된다.

여기서, 상기 제1 내지 제4 합산기(430, 431, 440, 441)는 각각 수신 신호와 프리앰블 패턴이 실수 및 실수인 경우, 실수 및 허수인 경우, 허수 및 허수인 경우, 그리고 허수 및 실수인 4가지 경우에 대한 각각의 합산기를 나타낸다. 이때, 상기 공액(conjugate)된 프리앰블과 수신 신호와의 상관 결과는 32 심볼의 프리앰블 패턴으로 나타나게 된다.

이와 같이, 도 4가 도 3의 파이프라인 상관기의 구조를 프리앰블 데이터 패턴을 이용해서 재구성함으로써, 도 3의 파이프라인 상관기보다 덧셈 블록의 수를 1/2로 줄인 구조를 보여준다.

한편, 본 발명의 실시예에서 사용된 프리앰블 패턴은 QPSK 신호로 수신 신호와 곱셈 시의 수신 신호의 부호를 결정해 준다. 예를 들어, 32심볼의 CAZAC (Constant Amplitude Zero Auto-Correlation) 프리앰블의 값을 보여준다.

본 발명의 실시예에서 제시된 상관기 구조는 프리앰블의 부호를 이용, 수신 신호와 공액(Conjugate)된 프리앰블 간의 상관은 곱셈이 아니라 덧셈 블록으로 이루어지며, 이때 상기 덧셈 블록을 구성하는 기준은 프리앰블의 부호이다.

[표 1]에서의 프리앰블은 [표 2]처럼 재구성될 수 있으며, [표 2]는 본 발명에 따른 도 4의 상관기를 위한 프리앰블 집합 구조를 나타낸다.

여기서, 프리앰블 값의 집합을 만들 때 실수, 허수 값의 부호는 서로 같거나 두 묶음 간의 부호가 완전히 반대로 구성되어야 한다. 상기 [표 2]와 같은 구성으로 수신 신호를 묶은 데이터값은 수신 데이터가 실수인 경우, 입력 데이터가 실수이고 프리앰블 값이 실수일 때, 및 입력 데이터가 실수이고 프리앰블 값이 허수일 때, 동일하게 구성된다. 이때, 두 그룹의 전체 합을 유도하는 과정에서 상기 프리 앰블의 부호가 동일한 경우가 발생하므로, 덧셈 블록의 수를 더 줄일 수 있다. 또한, 허수 입력신호도 위와 같은 과정을 통해 구성된다. 이러한 구성으로 도 4와 같이 구성된 상관기는 도 3의 상관기보다 1/2의 덧셈 블록의 수를 줄일 수 있다.

도 5는 본 발명의 실시예에 따른 상관 특성을 나타내는 도면으로서, 도 5는 [표 1]의 프리앰블과 수신 신호간 상관 결과값 z(k)를 나타낸다.

이후, 도 5의 상관 결과값 z(k)는 샘플링된 인덱스에 따라 전개되어 버스트 지시기(300)로 입력된다.

도 6은 본 발명의 실시예에 따른 고속의 버스트 신호 검출을 위한 버스트 지시기 내의 동작 흐름도이다.

도 6을 참조하면, 상기 버스트 지시기(300)는 상기 상관기(200)로부터 출력되는 상관 결과값 z(k)를 수신하며(S601), 이후 최대 피크 지점을 검출하기 위해 일정 임계값과 상관 결과값을 계속 비교한다(S602). 이때, 상기 임계값은 수신 신호의 에너지 값을 여러 버스트를 거치면서 그 평균값을 취함에 따라 변경될 수 있다.

만약, 상기 임계값을 넘기는 상관 결과값이 수신된다면, 상기 버스트 지시기(300)는 초과된 상관 결과값을 특정 레지스터(th)에 저장한다(S603).

계속적으로, 수신 데이터의 상관 결과값 z(k)가 임계값을 넘는다면, 상기 버스트 지시기(300)는 이전에 특정 레지스터에 저장된 값 th(n)과의 크기를 비교한다 (S604).

만약, n+1 시점에 수신된 상관 결과값 th(n+1)이 n일 때의 값 th(n)보다 작 다면, 최대 피크 지점을 지났다고 판단하여, 프레임의 수신 및 시작점을 검출하게 된다(S605). 이때, 상관된 값이 특정 레벨을 넘게 되면 그 결과값을 윈도우 레지스터 또는 큐(queue)에 저장한다. 즉, 연속적인 신호가 특정 임계값을 넘고, 그 상관 결과값이 이전의 임계값을 넘는 상관 결과값보다 작다면 상기 상관 결과값 z(k)의 최대 피크지점을 지났다고 가정하여, 프레임의 시작점을 유추한다.

이후, 상기 유추된 프레임의 시작점에 따라 동기 블록을 인에이블시키게 된다(S606).

다시 말하면, 본 발명의 실시예에 따른 상관기는 하드웨어적 복잡도를 최소화하기 위해 공액된 프리앰블 패턴을 이용하였으며, 버스트 인지를 위해서는 일정 임계값보다 큰 상관 결과값을 저장하며, 시간에 따라 그 결과값의 증가분을 관찰하여, 증가하던 상관 결과값이 감소할 때 프레임의 시작을 인지하게 된다. 또한, 두개의 윈도우 레지스터와 큐에 저장되는 데이터를 이용하여 정확한 프레임의 시작과 프리앰블 패턴의 시작점을 알 수 있다.

따라서 본 발명의 실시예에 따르면 상관을 취하는 프리앰블 패턴을 이용함으로써, 도 4의 제3 실시예는 도 2의 일반적인 상관기 구성시보다 1/8, 그리고 도 3의 파이프라인 상관기 구성보다 1/2의 복잡도로 구성된 상관기 구조를 구현할 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명은 이에 한정되는 것은 아니며, 그 외의 다양한 변경이나 변형이 가능하다.

본 발명에 따르면, 실시간으로 버스트 신호를 검출하는 회로의 취약점인 계산량을 줄일 수 있고, 버스트 신호의 판단 유무 방법 및 시작점을 검출할 수 있다.

또한, 프레임 헤더에 더 길게 붙는 프리앰블을 사용함으로써, 보다 효과적으로 계산량을 줄일 수 있으며, 간단한 구조로 버스트 검출기를 구현할 수 있다.

Claims (12)

1. 프레임의 시작 부분에 프리앰블을 추가하여 전송하는 버스트 신호를 검출하는 버스트 검출 장치에 있어서,

   프리앰블 패턴별로 실수 및 허수 수신 신호를 처리하는 파이프라인 상관을 이용하여 수신 신호 및 공액(conjugate)된 프리앰블 패턴을 서로 상관시키는 상관부; 및

   상기 상관 결과값에 따라 버스트 신호의 존재 유무 및 시작점을 검출―여기서 시작점의 검출은 연속적인 신호가 특정 임계값을 넘고, 그 상관 결과값이 이전의 임계값을 넘는 상관 결과값보다 작은 경우, 상기 수신 신호의 최대 피크 지점을 지난 것으로 판단하여, 상기 프레임의 시작점으로 검출하는 방법을 이용함―하는 버스트 지시부

   를 포함하는 버스트 검출 장치.
2. 제1항에 있어서,

   상기 상관부는,

   상기 공액된 프리앰블 패턴의 실수부와 수신 신호의 실수부를 곱한 후 각각 더하는 제1 곱셈기 및 제1 덧셈기;

   상기 공액된 프리앰블 패턴의 허수부와 상기 수신 신호의 허수부를 곱한 후 각각 더하는 제2 곱셈기 및 제2 덧셈기;

   상기 제1 덧셈기에서 출력되는 데이터 중 실수부를 구성하는 데이터에 대해서 덧셈을 수행하는 제3 덧셈기;

   상기 제2 덧셈기에서 출력되는 데이터 중 허수부를 구성하는 데이터에 대해서 덧셈을 수행하는 제4 덧셈기;

   상기 제3 덧셈기와 제4 덧셈기에서 출력되는 데이터를 각각 제곱한 후 더하여 출력하는 제곱기 및 제5 덧셈기; 및

   상기 제5 덧셈기에서 출력되는 데이터를 제곱근하여 상관 결과값으로 출력하는 제곱근기

   를 포함하는 버스트 검출 장치.
3. 삭제
4. 제1항에 있어서,

   상기 파이프라인 상관기는 실수 및 허수 프리앰블의 부호가 같거나 서로 반대인 두 개씩의 실수 및 허수 프리앰블을 짝을 지어 합산하는 것을 특징으로 하는 버스트 검출 장치.
5. 삭제
6. 프레임의 시작 부분에 프리앰블을 추가하여 전송하는 버스트 신호를 검출하는 방법에 있어서,

   a) 프리앰블 패턴별로 실수 및 허수 수신 신호를 처리하는 파이프라인 상관을 이용하여 수신 신호 및 공액(conjugate)된 프리앰블 패턴을 서로 상관시키는 상관 단계;

   b) 상기 상관 단계로부터 출력되는 상관 결과값을 수신하여 일정한 임계값과 상기 상관 결과값을 비교하는 단계;

   c) 상기 임계값을 넘기는 상관 결과값이 수신되는 경우, 초과된 상관 결과값을 특정 레지스터에 저장하고, 이전의 특정 레지스터에 저장된 값과 크기를 비교하는 단계; 및

   d) 상기 특정 레지스터에 저장된 상관 결과값이 상기 이전의 특정 레지스터에 저장된 값보다 작을 경우, 최대 피크 지점을 지났다고 판단하고 프레임의 수신 및 시작점을 검출하는 단계

   를 포함하는 버스트 검출 방법.
7. 제6항에 있어서,

   상기 a) 단계는,

   실수 및 허수로 수신되는 신호와 공액된 프리앰블 패턴과 상호 상관관계를 취하는 단계;

   상기 상관된 결과값 각각의 실수 및 허수 값에 대해 제곱값을 구하는 단계; 및

   상기 각각 제곱된 값을 합하여 루트를 취하여 출력하는 단계

   를 포함하는 버스트 검출 방법.
8. 삭제
9. 제6항에 있어서,

   상기 파이프라인 상관은 실수 및 허수 프리앰블의 부호가 같거나 서로 반대인 두개씩의 실수 및 허수 프리앰블을 짝을 지어 합산하는 것을 특징으로 하는 버스트 검출 방법.
10. 삭제
11. 제6항에 있어서,

    상기 임계값은 수신 신호의 에너지 값이 여러 버스트를 거치면서 평균된 값에 따라 변경될 수 있는 것을 특징으로 하는 버스트 검출 방법.
12. 제6항에 있어서,

    상기 상관 결과값이 특정 레벨을 넘게 되면, 그 결과값을 윈도우 레지스터 또는 큐(queue)에 저장하는 것을 특징으로 하는 버스트 검출 방법.

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