KR960018831A

KR960018831A - 디지탈 시스템의 클럭 발생 회로

Info

Publication number: KR960018831A
Application number: KR1019940029653A
Authority: KR
Inventors: 권기영
Original assignee: 문정환; 금성일렉트론 주식회사
Priority date: 1994-11-11
Filing date: 1994-11-11
Publication date: 1996-06-17

Abstract

본 발명은 디지탈 시스템의 클럭 발생 회로에 관한 것으로, 종래에는 데이타 입출력시 계속적으로 클럭을 발생시키므로 동일한 데이타의 입출력 시에도 불필요한 데이타의 전송이 발생하는 문제점이 있었다. 이러한 문제점을 개선하기 위하여 본 발명은 현재의 입력 데이타와 이전의 입력 데이타를 비교함에 따라 동일한 데이타가 아닐 때에만 클럭을 발생시키므로써 불필요한 데이타의 입출력을 방지하도록 구성한 것으로, 본 발명은 하나의 비교기로 입력 데이타와 출력 데이타의 상태를 판단함에 따라 원하는 타이밍에 클럭을 발생시킴에 의해 필요없는 데이타의 입출력을 방지하므로써 타이밍 오류를 제거하고 아울러 회로의 구현이 간단하여 제조 단가를 절감할 수 있다.

Description

디지탈 시스템의 클럭 발생 회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명의 블럭도.

Claims

입력 데이타(DI[7：0])를 클럭(LCKI)에 따라 저장하는 8비트 레지스터(1)와, 이 8비트 레지스터(1)에서 출력된 데이타(DO[7：0])가 입력 데이타(DI[7：0])와 동일한지 비교하는 신호 비교부(2)와, 이 신호 비교부(2)의 출력(EQ)을 입력받아 클럭(CLK)에 따라 연산하여 클럭 (CLK1)(CLK2)을 발생시키는 클럭 생성부(3)와, 이 클럭 생성부(3)의 출력(CLK1)을 계수하여 계수값(CNT[3：0])을 출력하는 4비트 카운터 (4)로 구성한 것을 특징으로 하는 디지탈 시스템의 클럭 발생 회로.
제1항에 있어서, 상기 8비트 레지스터(1)는 입력 데이타(DI[7：0])의 각 비트를 클럭(LCK1)에 따라 홀딩시키는 플립플롭(11-18)으로 구성한 것을 특징으로 하는 디지탈 시스템의 클럭 발생 회로.
제1항에 있어서, 신호 비교부(2)는 입력 데이타(DI[7：0])와 8비트 레지스터(1)의 출력 데이타(DO[7：1])의 각 비트를 배타적 논리조합하는 배타적 노아게이트(XNR1-XNR8)와, 이 배타적 노아게이트(XNR1-XNR4)(XNR5-XNR8)의 출력을 각기 낸딩하는 낸드게이트(ND2)(ND1)와, 이 낸드게이트(ND1)(ND2)의 출력을 노아링하여 비교신호(EQ)를 출력하는 노아게이트(NR3)로 구성한 것을 특징으로 하는 디지탈 시스템의 클럭 발생 회로.
제1항에 있어서, 클럭 발생부(3)는 신호 비교부(2)의 출력(EQ)을 입력 받아 클럭(CLK)에 동기된 신호(Q1)를 출력하는 플립플롭(31)과, 이 플립플롭(31)의 출력(Q1)을 입력받아 클럭(CLK)에 동기된 신호()(Q2)를 출력하는 플립플롭(32)과, 이 플립플롭(32)의 출력 (Q3)을 입력받아 클럭(CLK)에 동기된 반전신호()를 출력하는 플립플롭(33)과, 상기 플립플롭(31)의 출력(Q1) 및 플림플롭(32)의 출력 ()을 낸딩하여 클럭(LCK1)을 발생시키는 낸드게이트(NR1)와, 상기 플립플롭(32)의 출력(Q2) 및 클립플롭(33)의 출력()을 낸딩하여 클럭(LCK2)을 발생시키는 낸드게이트(NR2)로 구성한 것을 특징으로 하는 디지탈 시스템의 클럭 발생 회로.
제1항에 있어서, 4비트 카운터(4)는 클럭(LCK1)에 따라 반전 출력()을 홀딩시키는 플립플롭(41)과, 반전 신호()와 상기 플립플롭(41)의 출력(Q011)을 논리조합하는 배타적 노아게이트(XNR9)와, 클럭(LCK1)에 따라 상기 배타적 노아게이트(XNR9)의 출력을 홀딩시키는 플립플롭(42)과, 상기 플립플롭(41)(42)의 출력(Q11)(Q12)을 논리조합하는 낸드게이트(ND3)와, 반전신호() 및 상기 낸드게이트(ND3)의 출력을 배타적 오아링하는 배타적 오아게이트(XOR1)와, 클럭 (LCK1)에 따라 상기 배타적 오아게이트(XOR1)의 출력을 홀딩하는 플립플롭(43)과, 상기 플립플롭(41-43)의 출력을 논리조합하는 낸드게이트(ND4)와, 반전신호()와 상기 낸드게이트(ND4)의 출력을 배타적 오아링하는 배타적 오아게이트(XOR2)와, 이 배타적 오아게이트 (XOR2)의 출력을 클럭(LCK1)에 따라 홀딩하는 플립플롭(44)으로 구성한 것을 특징으로 하는 디지탈 시스템의 클럭 발생 회로.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.