KR960013515B1 - 박막트랜지스터의 게이트 폴리 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 13
- 239000010409 thin film Substances 0.000 title claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000010408 film Substances 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000007664 blowing Methods 0.000 claims abstract description 4
- 239000004065 semiconductor Substances 0.000 claims abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 229910007264 Si2H6 Inorganic materials 0.000 abstract 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 abstract 1
- 229920006268 silicone film Polymers 0.000 abstract 1
- 239000012535 impurity Substances 0.000 description 5
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Formation Of Insulating Films (AREA)
Abstract
내용 없음.
Description
제1도는 본 발명에 따른 박막트랜지스터의 게이트 폴리 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 산화막
3 : 도핑된 폴리실리콘막 4 : 실리콘막
5 : 게이트 폴리실리콘막 6 : 게이트산화막
7 : 채널 폴리실리콘막
본 발명은 고집적 SRAM(Static Ramdom Access Memory)소자에 사용되는불순물과 폴리실리콘을 동시에 사용 증착하는 박막트랜지스터의 게이트 폴리 제조방법에 관한 것이다.
종래의 박막트랜지스터 게이트 폴리 제조방법은 폴리실리콘을 증착한 다음, 이온주입이나 POCl3를 사용한 확산등의 방법으로 불순물을 주입하여 게이트 폴리를 형성하였다. 그러나 종래 기술에 따른 박막트랜지스터 게이트 폴리 제조방법은 공정을 2 내지 3단계 거쳐야 할 뿐만 아니라 불순물 주입후 게이트 폴리 표면이 거칠고 불규칙하게 된다.
따라서, 게이트 폴리 표면이 거칠고 불규칙함에 따라 게이트 폴리와 게이트 산화막 사이의 계면 특성이 저하되어 박막트랜지스터의 특성이 나빠지는 문제점이 발생한다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 공정 단계를 간소화시킬 뿐 아니라 게이트 폴리 표면의 불규칙함을 개선시켜 박막트랜지스터의 특성을 개선시키는 박막트랜지스터의 게이트 폴리 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판(1) 위에 산화막(2)를 형성하는 단계, 산화막(2)상에 도우핑(Doping)된 폴리(3)를 형성하는 단계, 상기 도우핑된 폴리(3)상에 순수 실리콘막(4)을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하 첨부된 도면 제1도 및 제2도를 참조하여 본 발명을 상세히 살펴보면, 도면에서 1은 실리콘 기판, 2는 산화막, 3은 도우핑된 폴리실리콘막, 4는 실리콘막, 5는 게이트 폴리실리콘막, 6은 게이트 산화막, 7은 채널 폴리실리콘막을 각각 나타낸다.
제1도를 통해 게이트 폴리 제조방법을 살펴본다.
먼저, 제1도(a)는 실리콘 기판(1) 상부에 산화막(2)를 형성시킨 후, 아래 표 1과 같은 공정 조건에서 불순물이 도우핑된 폴리(3)을 형성시킨다.
이때, 상기 표 1에 의해 형성되어지는 도우핑된 폴리(3)은 예정된 게이트 폴리 두께의 85~95%를 형성한다.
그 다음, 제1도(b)는 상기와 동일한 증착온도, 압력에서 PH/N개스를 불로워(blow)시키지 않아 불순물이 주입되지 않은 실리콘(4)을 증착하므로써 원하는 두께의 전체 게이트 폴리산화막(5)을 형성한 상태의 단면도이다.
상기 설명과 같이 게이트 폴리내의 상부 5~15% 부위를 순수 실리콘(4)으로 형성하는 것은 게이트 폴리상에 형성될 게이트 산화막(6) 및 채널 폴리산화막(7) 증착시, 게이트 산화막(6) 증착초기에 게이트 폴리산화막(5)과 게이트 산화막(6)에 인(P)이 쌓이는 것을 방지해서 게이트 특성을 향상시키기 위한 것이다.
끝으로, 제1도(c)는 상기 게이트 폴리산화막(5)사에 게이트 산화막(6)과 채널 폴리산화막(7)을 차례로 형성하여 박막트랜지스터를 이룬 상태의 단면도이다.
상기와 같이 이루어지는 본 발명의 게이트 폴리제조방법은 공정단계를 줄일 수 있어 생산성 증대 및 수율 향상을 가져오고, 게이트 폴리의 거친 표면을 개선시켜 박막트랜지스터의 특성을 향상시킴으로써 소자의 품질 특성을 높일 수 있는 효과가 있다.
Claims (5)
- 박막트랜지스터의 게이트 폴리(Gate Poly) 제조방법에 있어서, 반도체 기판(1)위에 산화막(2)를 형성하는 단계, 산화막(2)상에 도우핑(Doping)된 폴리(3)를 형성하는 단계, 상기 도우핑된 폴리(3)상에 순수 실리콘막(4)을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막트랜지스터의 게이트 폴리 제조방법.
- 제1항에 있어서, 상기 도우핑된 폴리실리콘막(3)은 Si2H6개스와 PH3/N2개스를 동시에 블로워(blow)시켜 형성된 것을 특징으로 하는 박막트랜지스터의 게이트 폴리 제조방법.
- 제2항에 있어서, 상기Si2H6개스와 PH3/N2개스는 각각 100~300sccm, 95~300sccm 블로워시키는 것을 특징으로 하는 박막트랜지스터의 게이트 폴리 제조방법.
- 제1항에 있어서, 상기 도우핑된 폴리(3) 두께는 예정된 게이트 폴리(5) 두께의 85~95%인 것을 특징으로 하는 박막트랜지스터의 게이트 폴리 제조방법.
- 제1항에 있어서, 상기 순수 실리콘막(4)은 Si2H6개스를 블로워 시켜 얇게 형성된 것을 특징으로 하는 박막트랜지스터의 게이트 폴리 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930004451A KR960013515B1 (ko) | 1993-03-22 | 1993-03-22 | 박막트랜지스터의 게이트 폴리 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930004451A KR960013515B1 (ko) | 1993-03-22 | 1993-03-22 | 박막트랜지스터의 게이트 폴리 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940022751A KR940022751A (ko) | 1994-10-21 |
| KR960013515B1 true KR960013515B1 (ko) | 1996-10-05 |
Family
ID=19352597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930004451A KR960013515B1 (ko) | 1993-03-22 | 1993-03-22 | 박막트랜지스터의 게이트 폴리 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960013515B1 (ko) |
-
1993
- 1993-03-22 KR KR1019930004451A patent/KR960013515B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940022751A (ko) | 1994-10-21 |
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