KR960011853B1 - 중합체막 오버레이층을 이용한 집적회로칩 패키징 방법 및 장치 - Google Patents

중합체막 오버레이층을 이용한 집적회로칩 패키징 방법 및 장치 Download PDF

Info

Publication number
KR960011853B1
KR960011853B1 KR1019880700589A KR880700589A KR960011853B1 KR 960011853 B1 KR960011853 B1 KR 960011853B1 KR 1019880700589 A KR1019880700589 A KR 1019880700589A KR 880700589 A KR880700589 A KR 880700589A KR 960011853 B1 KR960011853 B1 KR 960011853B1
Authority
KR
South Korea
Prior art keywords
polymer film
semiconductor chip
workpiece
holder assembly
substrate
Prior art date
Application number
KR1019880700589A
Other languages
English (en)
Other versions
KR880701966A (ko
Inventor
찰스 윌리암 에이첼버거
로버트 존 워드나로우 스키
케니쓰 브래클리 Ⅱ 윌리스
Original Assignee
제네럴 일렉트릭 컴패니
아더 엠. 킹
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제네럴 일렉트릭 컴패니, 아더 엠. 킹 filed Critical 제네럴 일렉트릭 컴패니
Publication of KR880701966A publication Critical patent/KR880701966A/ko
Application granted granted Critical
Publication of KR960011853B1 publication Critical patent/KR960011853B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67121—Apparatus for making assemblies not otherwise provided for, e.g. package constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3164—Partial encapsulation or coating the coating being a foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/76—Apparatus for connecting with build-up interconnects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2401—Structure
    • H01L2224/2402—Laminated, e.g. MCM-L type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Laminated Bodies (AREA)
  • Lining Or Joining Of Plastics Or The Like (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Wrappers (AREA)
  • Treatments Of Macromolecular Shaped Articles (AREA)

Abstract

내용없음.

Description

[발명의 명칭]
중합체막 오버레이층을 이용한 집적회로칩 패키징 방법 및 장치
[도면의 간단한 설명]
본 발명의 특징은 첨부된 특허청구의 범위에 명확히 정의되어 있으며, 본 발명의 전술한 목적 및 기타의 목적과 그 장점은 첨부 도면을 참조한 이하의 설명으로부터 명확히 이해될 수 있을 것이다. 첨부도면에 있어서,
제1도는 본 발명에 따른 장치의 횡단면도.
제2a도는 중합체막과 적층될 기판과의 접촉전의 관계를 나타내는 제1도의 요부 구성을 보다 상세히 도시한 횡단면도.
제2b도는 중합체막이 기판의 표면을 따라 접촉되어 있는 점만이 상이한 제2a도와 유사한 횡단면도.
제3a도는 별도의 적층막 및 밀봉막을 사용하는 구성을 도시하는 도면.
제3b도는 제3a도에서의 적층 구조를 상세히 도시한 횡단면도.
제3c도는 열가소성 적층막 및 분리 밀봉층을 사용하는 구성을 도시한 제3a도와 유사한 횡단면도.
제3d도는 제3c도에서의 적층 구조를 상세히 도시한 횡단면도.
제3e도는 분리를 위해 금속막이 증착되어 있는 열가소성 적층막을 사용하는 구성을 도시한 제3a도와 유사한 횡단면도.
제3f도는 제3e도에서의 적층 구조를 상세히 도시한 횡단면도.
제3g도는 드라이 필름 레지스터(dry film resist)를 적층시키기 위한 방법을 예시하는 제3a도와 유사한 횡단면도.
제3h도는 제3g도에서의 적층 구조를 상세히 도시한 횡단면도.
제4a도는 분리 기구로서 열가소성 물질막과 함께 사용되는 금속 포일(foil)을 사용하는 구성을 도시한 횡단면도.
제4b도는 기판(33)의 가열을 용이하게 하기 위해 금속 포일내에 홈을 형성하는 구성을 도시한 제4a도와 유사한 횡단면도.
제5도는 기판 상부를 제외한 부분에서의 열가소성 물질의 용융을 방지하기 위해 냉각수단을 사용하는 구성을 도시한 횡단면도.
제6도는 연속적인 롤 처리 성능을 갖는 장치를 도시한 제1도와 유사한 횡단면도.
[발명의 상세한 설명]
[발명의 배경]
본 발명은 일반적으로 불균일한 기판, 특히 복수의 집적회로칩이 고착되어 있는 기판의 표면상에 중합체막을 적층시키기 위한 방법 및 장치에 관한 것으로, 특히 초대규모 집적회로(VLSI)소자와 같은 전자 집적회로칩의 패키징 방법에 관한 것이다. 더욱 구체적으로, 본 발명의 방법 및 장치는 기판상에 마이크로칩을 유지시킬 뿐만 아니라, 이러한 소자를 상호접속시키기 위한 수단을 제공할 수 있는 중합체막 오버레이(overlay)를 제공한다. 본 발명의 방법 및 장치는 또한 제거 가능한 상호접속 능력을 제공하고자 한다.
초대규모 집적회로 소자들을 패키징할시에는 하나의 칩을 인접소자와 상호접속시키기 위한 기구에 의해 상당한 공간이 점유되므로 집적회로 소자 및 그 위에 배치된 전자 부품의 패키지가 필요 이상으로 커지게 된다. 그 결과, 소위 웨이퍼 규모 집적화 공정을 전개시켜 나감에 있어 많은 사람들의 손이 필요하게 되었다. 그러나, 이러한 점을 개선하기 위해 공수를 줄이고자 했던 노력은 일반적으로 수율 문제에 의해 한계에 도달하였다. 즉, 웨이퍼상에서 특정 수의 칩 또는 다이(die)가 종종 결함이 있는 것으로 판명되기 때문에, 완벽하게 사용할 수 있게 생산되는 웨이퍼의 수는 일반적으로 기대치보다 적게 된다. 더욱이, 한 웨이퍼상의 각종 칩을 상호접속시키는 문제와 대규모 시스템의 테스트시에 수반되는 문제가 여전히 존재하게 된다. 따라서, 개별적으로 용이하게 테스트 가능한 집적회로칩을 포함하여 웨이퍼 규모 집적회로 패키지를 구성할 수 있도록 하는 것이 매우 바람직할 것이다. 그것이 바로 본 발명이 지향하고자 하는 목표이다.
보다 구체적으로, 본 발명은 중합체막 오버레이를 적층시키기 위한 방법 및 장치에 관한 것이다. 이 중합체막은 기판상에 서로 인접 배치된 복수의 집적회로칩에 적층된다. 더욱이, 본 발명의 중합체막은 이들 개개의 회로칩의 상호접속을 위한 절연층으로서도 제공된다. 본 발명에 따른 시스템의 중요한 장점은 하나 또는 그 이상의 이러한 상호접속층을 제거하여 여러가지 배열 및 테스트가 가능하다는 점이다.
본 발명의 시스템은 또한 불균일한 기판에 중합체막을 적층시킬 수 있다는 장점을 갖는다. 일부 적층방법은 직접회로 소자상에 막 물질을 배치시키고자 하는 경우에 극히 중대하게 되는 몇가지 결점을 안고 있다. 이러한 결점은 특히 집적회로 소자상에 표면 안정화층이 미처 적용되어 있지 않은 상황에서 더욱 심각하다. 연속 적층의 한 방법으로서, 적층시킬 기판을 두개의 가열된 롤러 사이에 통과시키고, 가열과 함께 롤러의 핀치 효과로 기판에 막을 적층시키는 소위 롤 적층방법(roll lamination)이 있다. 이 방법은 몇가지 문제점을 안고 있다. 첫째로, 이 방법은 기판이 완전히 평평한 경우에는 적합하지만, 불균일한 표면을 갖고 있는 경우에는 롤러가 불균일한 표면에 완전하게 순응할 수 없어 낮은 지점에서는 적층이 불량하게 이루어지고, 높은 지점에서는 과중한 압력이 가해지는 결과를 야기한다. 또한, 기저면의 표면이 불균일한 기판의 경우에는 하부 롤러 또는 기판 그 자체가 손상될 우려가 있다. 즉, 예를 들면, 패키지의 기저면에서 아래쪽의 뻗은 핀이 손상될 수도 있다. 롤 적층과 관련한 두번째 문제점은 고온 접착제를 처리하기 위해 고온이 요구될 때 발생된다. 즉, 순응성 물질은 고온에서는 이용할 수 없다는 문제점이 있다. 실리콘 물질이 이러한 용도의 순응성 물질로 가장 널리 알려져 있으나, 이 물질은 약 200℃ 정도의 온도에서 점착성 물질로 변환되는 경향이 있다. 롤 적층 방법에서는 또한 상부 롤러가 적층된 물질과 접촉되기 때문에 또다른 문제점이 존재한다. 즉, 적층되는 중합체의 표면이 상부 롤러로부터의 오염 물질에 의해 오염되는 것을 방지할 수 없다. 이 문제는 특히 롤러가 실리콘 물질을 함유하고 있는 경우에 심각하게 된다. 실리콘 물질은 가스 방출물을 생성하며, 이 가스 방출물에 의해 적층되는 막의 상부 표면이 오염되어, 그 위에 후속층이 적층될시에 양호한 접착이 불가능하게 된다.
적층에 이용되는 제2의 방법은 진공 백(vacuum bag)을 사용하는 방법이다. 이 시스템에서는 고온 물질로 형성된 백이 적층될 물질 주위에 배치된다. 이 백은 진공화된 후 오븐내에 배치된다. 이 진공 백 방법과 관련하여서도 몇가지 문제점이 존재한다. 그 하나는 이 방법이 연속적인 처리 방법이 아니라는 점이다. 즉, 적층될 물질을 우선 백내에 배치시켜야 하고, 다음에 그 백을 진공화한 후 소정 시간 동안 오븐내에 배치시켜야 하며, 적층후에 그 백에서 적층된 부분을 제거해내야 한다. 따라서, 적층 물질의 자동 공급이 불가능하다. 진공 백 방법과 관련한 다른 문제점은 완전한 진공 상태에 있는 경우에도 그 압력이 외부 공기압으로 제한된다는 점이다. 이 방법에서의 또다른 문제점은 진공 백이 적층되는 물질의 상부와 접촉된다는 점이다. 이에 따라, 포대로부터의 오염 물질이 적층되는 물질에 전달될 수도 있다.
제3의 적층 방법은 표준 압착 적층방법(standard press lamination)이다. 이 방법에서는, 적층될 물질이 두개의 가열된 가압판 사이에 배치되고, 수압잭과 같은 장치에 의해서 가압판이 서로 압착된다. 이 기술은 기판이 평평한 경우에 유용하다. 만일 기판이 불균일한 형상이거나 또는 기판 표면상에 작은 입자가 존재하는 경우, 작은 입자가 존재하는 곳에는 매우 높은 압력이 가해져 적층될 막에 구멍을 내게 되고, 기판의 낮은 지점에는 압력이 전혀 가해지지 않게 된다. 막이 얇을수록 이 문제는 더욱 심각하게 된다. 이 문제에 대한 부분적인 해결책으로서는, 순응성 패드를 사용하여 일부 압력차를 흡수하는 방법이 있다. 그러나, 순응성 패드는 적층될 막의 상부 표면을 오염시키고, 더욱이 고온 상태에서 안정하게 사용할 수 있는 순응성 패드는 적층된 막의 상부 표면을 오염시키고, 또다른 문제점은 비교적 고온 물질인 가압판을 냉각 및 가열시키는데 시간과 에너지가 많이 소요된다는 점이다. 가압판은 넓은 면적에 걸쳐 휘어지지 않고 높은 압력을 제공할 수 있어야 하므로 물리적으로 두꺼운 구조를 갖는다. 이 방법에서는 또한 적층 공정중에 공기 및 접착제의 가열시 발생되는 부산물을 제거해내는 것이 문제가 된다. 이러한 공기 및 부산물은 압력때문에 포획(trap)되거나 또는 기포를 형성하는 경향이 있다.
기판에 적층된 막이 열가소성 물질인 경우에도 문제가 있다. 상부 압착 패드가 특수한 분리를 성질을 갖고 있지 않은 경우에는, 가열소성 물질이 상부 압착 패드에 접착될 뿐만 아니라, 그 상부 압착 패드가 기판과 접착되는 경우도 발생된다. 더욱이 어떠한 순응성 패드도 열가소성 물질막상에 일정한 압력을 유지시킴과 동시에 하부기판의 외형에 완전히 순응하는 이중 기능을 제공할 수 없다는 문제가 있다. 따라서, 어떠한 적층 방법도 본 발명에서 고려된 바와 같은 불균일한 형상을 갖는 웨이퍼 규모 직접회로 구성을 용이하게 처리하기 위한 방법으로서는 부적합한 것으로 여겨진다.
[발명의 개요]
본 발명의 바람직한 실시예에 따라, 불균일한 기판에 중합체막을 적층시키기 위한 방법은 다음과 같은 단계를 포함한다. 먼저, 기판에 밀접하게 그러나 그것과 실질적인 접촉은 이루지 않도록 하여 기판상에 중합체막을 배치시킨다. 다음에, 중합체막의 상·하를 진공상태로 하여 비접촉 상태를 유지시킨다. 그리고나서, 진공상태에서 중합체막을 가열하고 중합체막의 위쪽에 유압을 가하여 중합체막을 기판에 접촉시킨다. 본 발명에서 고려된 기판은 그 위에 복수의 집적회로칩 다이가 배치되어 통상적으로 불균일한 것이다. 이 다이는 실리콘을 기반으로 하는 집적회로칩 및 갈륨-비소를 기반으로 하는 집적회로칩과 같은 상이한 칩기술로 얻어지는 집적회로칩을 포함하며, 실리콘을 기반으로 하는 칩만을 포함하는 것으로 제한되지는 않는다. 이하의 상세한 설명 및 첨부된 특허청구의 범위에서, 실질적인 접촉이란 공기 및/또는 가스 생성물의 제거가 불가능한 접촉을 의미한다. 본 발명의 다른 실시예로서 불균일한 기판에 중합체막을 적층시키기 위한 장치가 제공된다. 본 장치는 기판 및 그 기판위에 소정 거리로 중합체막을 지지하기 위한 대체로 평평한 기판 홀더 조립체를 구비한다. 본 장치에는 기판 홀더 조립체 및 중합체막을 밀봉할 수 있는 이동성 상부 챔버(chamber)가 또한 제공된다. 기판 홀더 조립체의 일면상에는 중합체막 걸이(film riser)가 기판 주위에 댐형 구조(dam-like a structure)를 형성하도록 또한 이동성 챔버에 의해서 밀폐될 수 있도록 배치된다. 홀더 조립체, 중합체막 걸이 및 중합체막에 의해 형성된 공간을 진공상태로 하기 위한 수단이 또한 제공된다. 또, 중합체막을 가열하기 위한 수단이 제공된다. 또한, 이동성 챔버에는 일반적으로 중합체막의 상부 표면상에 진공 및 압력 상태를 가하기 위한 수단이 제공된다. 이하의 상세한 설명 및 첨부된 특허청구의 범위에서, 챔버는 빈 용기를 지칭하는 것이 아니라 밀폐된 공간을 형성하기 위한 수단으로서 지칭된다.
본 발명의 제1목적은 중합체막의 표면 및 기판으로부터 처리 가스 또는 포획된 공기를 제거할 수 있고 또한 적층될 중합체막의 상부 표면에 추가의 압력을 제공할 수 있는 불균일한 기판에 대한 중합체막의 적층방법을 제공하는데 있다.
본 발명의 제2목적은 연속적인 롤 처리를 실행할 수 있는 적층 장치를 제공하는데 있다.
본 발명의 제3목적은 적층되는 중합체막의 상부 표면과 접촉되지 않고서 중합체막을 적층시킬 수 있는 장치를 제공하는데 있다.
본 발명의 제4목적은 기판의 하부는 물론 상부로부터도 기판을 가열할 수 있고, 감광성 물질을 경화시키기 위해 중합체막을 통과하여 자외선을 가할 수 있는 장치를 제공하는데 있다.
본 발명의 제5목적은 열가소성 물질층을 적층시킴에 있어, 열가소성 물질층이 불균일한 기판의 외형에 정밀하게 순응되고, 또한 열가소성 물질막을 덮는 분리층을 필요로 하지 않는 방법을 제공하는데 있다.
본 발명의 제6목적은 고온 물질의 가압판을 사용하지 않고 표면상에 직접 가해지는 적외선 에너지에 의해 가열되며, 적층되는 막의 상부 표면에 대한 압력을 그대로 유지시키면서 그 막의 상부 표면 위로 가스 또는 기타의 냉각 유체가 흐를 수 있도록 함으로써 급속 냉각이 가능한 장치를 제공하는데 있다.
본 발명의 제7목적은 불균일한 기판에 중합체막을 적층시킴에 있어, 용융온도나 기타의 소정 온도에 도달할때까지 진공 상태를 가하고 이에 후속하여 압력을 가함으로써 그 압력에 의해 적층될 중합체막이 최종적으로 순응되기 전에 가스를 최대한 제거할 수 있는 장치를 제공하는데 있다.
본 발명의 제8목적은 기판과 적층 중합체막 사이 또는 적층 중합체막 위에 특수한 처리 가스를 주입할 수 있는 장치를 제공하는데 있다.
마지막으로, 본 발명의 제9목적은 집적회로칩을 패키징하기 위한 방법, 특히 웨이퍼 규모 집적 기술을 위한 상호접속 수단을 제공할 수 있는 유형으로 이러한 소자를 패키징하는 방법을 제공하는데 있다.
[발명의 상세한 설명]
제1도는 본 발명의 바람직한 실시예에 따른 장치(10)의 기본 구성요소를 도시하는 횡단면도이다. 본 장치는 처리를 위한 워크피스(33)가 상부에 배치되는 기판 홀더 조립체(30)를 포함한다. 이 기판 홀더 조립체(30)의 리세스 내에는 적외선 투과창(32)이 설치된다. 이 투과창(32)은 열반응성이 낮은 물질로 이루어지는 것이 바람직하다. 기판 홀더 조립체(30)는 또한 중합체막(또는, 밀봉 물질)(35)의 아래쪽을 진공 상태로 만들기 위한 유체 포트(31)를 포함한다. 이 기판 홀더 조립체(30)상에 중합체막 걸이(34)가 설치됨으로써 워크피스(33)의 위에서 중합체막(35)을 지지하여 요구될때까지는 중합체막과 워크피스간에 접촉이 이루어지지 않게 된다.
제1도의 장치는 또한 가스켓 또는 시일(28)에 의해서 홀더 조립체(30) 및 중합체막을 밀봉할 수 있는 상부 이동성 챔버(20)를 포함하고 있다. 이 상부 챔버 조립체(20)는 중합체막의 위쪽을 진공 및 압력 상태로 만들기 위한 장치를 포함한다. 특히, 이 상부 챔버(20)는 이 상부 챔버를 도관(29')을 통해 진공 펌프에 연결시키거나 또는 도관(29)을 통해 주변 대기압 상태가 가해지도록 선택할 수 있는 3-웨이 밸브(27)와 연결된 도관(22)을 포함한다. 상부 챔버(20)는 또한 밸브(26)를 통해 압력 조절기(19)에 연결된 도관(23)을 포함한다. 이 압력 조절기는 이동성 챔버(20)가 도시된 바와 같이 중합체막(35) 및 기판 홀더 조립체(30)를 밀봉시키도록 배치될때 중합체막(35)의 위쪽에 유압을 가하기 위한 수단을 제공한다. 상부 챔버(20)는 또한 가스켓이나 시일(25) 및 지지 조립체(24)를 이용하여 도시된 바와 같이 밀봉 가능하게 고착되도록 설치된 적외선 투과창(21)을 포함한다. 또, 투과창(21)의 위쪽에는 상부에서 중합체막(35) 및 워크피스(33)를 가열하기 위한 적외선 에너지 열원(18)이 배치된다.
마찬가지 방식으로, 투과창(32)의 아래쪽에는 예를 들어 시일 또는 가스켓(48)에 의해 홀더 조립체(30)에 밀봉 가능하게 고착되도록 구성된 하부 챔버(40)가 제공된다. 이 하부 챔버(40)는 주변 대기압 또는 진공 상태를 유지하도록 설계된다. 이 하부 챔버(40)는 하부에서부터 워크피스(33) 및 중합체막(35)을 가열하기 위해 적외선 투과창(32)을 통과하여 적외선 에너지가 직사되도록 배치된 적외선 반사기(42) 및 히터(41)를 포함한다. 히터(41)는 전원공급라인(43)을 통해 전원에 연결된다. 하부 챔버(40)는 또한 3-웨이 밸브(44)에 접속된 도관(7)을 포함한다. 이 밸브는 하부 챔버(40)의 공간이 도관(46)에 의해 진공 상태가 되도록 하거나 또는 도관(45)에 의해 주변 대기압 상태가 되도록 선택 가능하다.
제1도의 장치(10)는 소망의 결과를 얻기 위해 일반적으로 다음과 같은 방식으로 작동한다. 동작시, 워크피스(33)가 기판 홀더 조립체(30)상에 배치되고, 적층될 중합체막이 워크피스상에 위치된다(그러나, 접촉되지는 않음). 일실시예에 있어서, 워크피스는 열가소성 접착제로 사전 코팅된다. 그리고나서, 상부 챔버(20)에 의해 중합체막(35)과 기판 홀더 조립체(30)가 거의 접촉된다. 이로써 중합체막과 상부 챔버 조립체간의 한 측면 및 중합체막과 기판 홀더 조립체간의 다른 측면상에 대한 밀봉이 이루어진다. 기판 홀더 조립체(30)내의 진공 포트(31)를 살펴보면, 이 포트를 통해 진공이 이루어질때, 하부 챔버(40)를 통해 중합체막의 아래에서부터 이 중합체막이 기판 홀더 조립체와 밀봉되는 지점까지의 공간에 걸쳐 진공이 형성된다. 이 진공에 의해 중합체막의 워크피스 사이의 공기가 제거되고, 그들 사이에 밀접한 접촉이 가능하게 된다.
그러나, 일반적으로 중합체막이 기판상의 불균일한 영역을 밀봉하는 것을 방지하고 또한 하부 진공에 의해 중합체막과 워크피스 사이의 모든 가스가 제거되는 것을 방지하기 위해 상부 챔버 조립체(20)에도 진공상태가 동시에 가해질 것이다. 중합체막 걸이(34)는 이 상태 동안에 중합체막이 워크피스와 접촉하지 못하도록 하는 중요한 역할을 한다. 이러한 기능을 특히 워크피스상의 접착제가 점착성을 나타내게 될때 중요하다. 후속 가열시, 접착제, 중합체막 및 워크피스의 가열에 의해서 발생되는 가스 방출물은 이러한 진공에 의해 제거된다. 가스가 적절히 방출된 후, 가스나 기타의 유체를 상부 챔버 조립체에 주입함으로써 중합체막의 상부에 압력이 가해진다. 챔버 조립체가 중합체막을 밀봉하는 지점까지의 상부 챔버 조립체의 공간에 걸쳐 균일한 압력이 중합체막에 가해진다. 압력 챔버 조립체에 주입된 가스는 압력 챔버와 중합체막간의 밀봉 때문에 빠져나갈 수 없다. 기판의 가열은 몇가지 상이한 방식으로 달성될 수 있다.
바람직한 실시예에 있어서, 워크피스는 투과창(32)상에 배치된다. 투과창은 하부 히터 소자(41)로부터의 적외선이 워크피스(33)상에 가해지도록 하고, 그에 따라 투과창 조립체가 거의 가열되지 않는 상태로 워크피스를 가열할 수 있다. 더욱이, 상부 압력 챔버 조립체내에 투과창이 설치되어 추가의 복사 에너지가 상부에서 중합체막으로 가해지고 이 중합체막을 통과하여 워크피스 자체에도 가해진다. 지지 구조가 저온 물질로 되어 있기 때문에 기판은 매우 급속하게 가열된다. 또한, 중합체막의 표면을 매우 신속히 가열시키기 위하여 압력 챔버의 유입도관(23)을 통해 고온의 가스 또는 고온의 유체가 가해질 수 있다. 게다가, 중합체막에 대해 압력을 유지하면서 냉각 가스의 흐름으로 중합체막과 기판을 냉각시킬 수 있도록 상부 챔버 조립체의 유출 포트를 통해 냉각 가스를 제공할 수 있다.
본 발명의 바람직한 실시예에 따라, 본 명세서에 개시된 방법 및 장치는 복수의 집적회로칩이 배치된 워크피스(33)를 포함하는 기판인 경우에 특히 적합하다. 이들 칩은 적합한 접착 수단에 의해서 기판에 고착된다. 따라서, 본 발명에 따른 결과로, 개구가 형성될 수 있는 중합체막으로 적층된 복수의 집적회로칩 및 이 복수의 집적회로칩을 상호접속시키기 위해 그 위에 전도 패턴이 배치될 수 있는 기판이 형성된다. 본 발명의 바람직한 실시예에 따라, 집적회로칩이 상부에 배치되는 기판은 세라믹과 같은 물질로 이루어지는 것이 바람직하다. 그러나, 금속, 유리, 플라스틱 및 기타의 구성요소를 포함하는 기판 역시 유용하다. 본 발명의 중요한 특징은 또한 전술한 바와 같이 집적회로상에 배치되는 중합체막이 제거 가능하며, 이로써 집적회로 칩의 독립적인 검사 및 재구성이 가능하다는 점이다.
전술한 방법 및 장치는 이러한 집적회로의 제조에 관련된 많은 심각한 문제점을 제거한다. 특히, 본 명세서에 개시되는 방법 및 장치는 고온 처리시에 관련되는 문제점 및 하부 기판상에 배치되는 복수의 집적회로 칩에 의해 야기되는 불균일한 형상의 표면상에 막을 적층시킬시에 관련되는 문제점을 해결한다. 또한, 가스 방출물의 제거와 관련된 문제점도 해결한다.
제2a도는 제1도의 부분 확대도이다. 특히, 제2a도는 본 도면에서 더욱 상세하게 도시되어 있는 중합체막(35)과 워크피스(33)간의 접촉이 이루어지기 전의 상태를 나타낸다. 특히, 워크피스(33)는 집적회로칩(37b)이 상부에 고착되어 있는 기판(33a)으로 이루어져 있다. 또한, 기판(33a)상에는 예시를 위해 도시된 바람직하지 않은 입자(37a)가 존재한다. 기판(33a) 및 집적회로칩(37b)상에는 또한 접착제(36)의 코팅막이 도시되어 있다. 중합체막(35)은 워크피스 또는 접착제 상부에 접촉되지 않은 상태로 배치되어 있다. 이 상태에서, 중합체막이 기판과 접촉하지 않기 때문에 공기 및 가스 방출물이 추출되어 이들이 최종 적층 구조내에 기포를 형성하지 못하도록 한다. 이로써 칩의 표면으로부터 바람직하지 않은 오염 물질이 제거된다. 소정 시간 동안의 가열 후에, 접착제가 용융되며, 전술한 바와 같이 중합체막(35)의 상부 표면에 압력이 가해진다. 이 결과에 따른 상태가 제2b도에 도시되어 있다. 중합체막은 불균일한 기판의 형상에 정확하게 순응하고 있다. 또, 중합체막이 입자(37a)의 형상에도 순응하고 있다. 여기서, 이 입자가 비록 바람직하지 않은 것이기는 하지만, 중합체막이 이 입자에 의해 뚫어지지 않고 이 입자를 효과적으로 덮고 있다는 점이 중요하다. 순응성 패드 또는 롤러의 경우, 입자 영역 주위에 매우 높은 압력 구배가 발생되어 그 입자가 얇은 중합체막에 구멍을 내게될 위험이 있다. 본 발명에 있어서, 중합체막의 모든 영역상의 압력은 동일하며 가압 가스 또는 유체에 의해 생성된다. 이로써 불균일한 형상의 기판에 대해 중합체막이 최상으로 순응되며, 에지와 날카로운 입자에 대한 과도한 압력 구배를 방지할 수 있다. 이로써 중합체와 워크피스 사이의 영역이 진공상태가 될 뿐만 아니라 중합체와 기판간에 기공이 없는 접촉이 가능하게 된다.
제3a도 및 제3b도는 본 발명의 다른 실시예를 나타내며, 특히 제1도에 도시된 장치에 의해서 처리될 수 있는 중합체막 및 워크피스의 다른 결합을 도시하고 있다. 특히, 제3a도는 불균일한 워크피스상에 정착제(36)가 코팅되어 있는 상태를 도시한다. 워크피스에 접착될 막(50)은 본 구조물의 진공 및 압력 영역간을 실질적으로 밀봉하는 제2밀봉 중합체막(35)을 포함하여 접착제(36)상에 배치된다. 이러한 구성은 소규모의 중합체막을 기판에 적층시킴에 있어 유용하다. 즉, 대규모 연속 중합체막이 실용적이지 못한 경우에 유리하다. 예를 들어, 접착될 중합체막이 매우 얇아 관통 가능성없이 고압 처리를 하는데 부적합한 경우에, 제3a도의 구성이 바람직하다. 이 구성은 또한 접착될 중합체막이 기판을 완전히 덮지 못하는 경우에도 유용하다. 이러한 경우는 기판을 수리하거나 또는 상호접속 패치를 기판에 부가할때 발생한다. 제3b도는 제3a도에 개략적으로 도시된 적층 구조를 보다 상세히 도시한 것이다.
제2도 또는 제3a도에 도시된 접착제는 열가소성 물질, 열경화성 물질, 또는 자외선 경화 접착제중의 하나가 가능하다. 각 유형의 접착제에 대한 경화 조건의 예가 설명된다. 예를 들어, ULTEM
Figure kpo00001
과 같은 열가 소성 접착제를 사용할 때, 워크피스는 진공하에서 260℃의 온도로 약 3분 동안 가열되고, 그 후 평방인치당 약 30파운드의 압력이 가해지는 상태에서 즉시 냉각되는 것이 바람직하다. 아크릴 접착제를 사용하는 경우, 워크피스를 진공 상태하에서 약 200℃정도의 온도로 3분 동안 가열시키고나서 평방인치당 약 30파운드의 압력을 가하며, 냉각을 개시하기 전에 약 30분 동안 온도 및 압력을 일정하게 유지하는 것이 바람직하다. 자외선 경화 에폭시 접착제의 경우, 워크피스 및 접착제는 진공 상태하에서 약 40℃의 온도로 20초 동안 가열되고, 그 후 평방인치당 약 30파운드의 압력이 가해진다. 이 물질은 균일한 자외선 조사를 위해 기판의 전·후로 저속 이동되는 Hanovia 자외선 램프에 의해 200W/in로 조사된다. 다음에, 이 에폭시는 5 내지 10초 동안 노출되고 압력이 제거된다.
본 발명의 또 다른 실시예가 제3c도 및 제3d도에 도시되어 있다. 이 경우에는 열가소성 물질막(51)이 워크피스에 직접 적층된다. 여기서, 열가소성 물질막(51)은 중합체막(35)으로 덮어지는데, 이 중합체막(35)은 분리막으로 작용하고, 진공 영역과 압력 영역간의 밀봉을 제공한다. 분리막(35)은 기판에 순응하지만 유동되지는 않기 때문에 열가소성 물질막의 실질적인 유동이 이용될 수 있다. 본 실시예에 따른 예에서는 Union Carbide에서 제조한 1mil 두께의 UDELTM필름과 같은 폴리설폰 필름을 사용한다. 이 필름은 진공에서 약 250℃의 온도로 가열되고 그 후 평방인치당 약 20파운드의 압력이 가해진다. 그 다음에 250℃에서 약 1분이 경과한 후에 저속 냉각이 개시된다. 제3d도는 제3c도에 개략적으로 도시도어 있는 적층 구조의 상세도이다.
제3e도 및 제3f도는 본 발명의 또다른 실시예를 나타낸다. 상부에 놓인 분리막(35)에 열가소성 물질(51)이 양호하게 접착하는 경우, 박막 금속층(52)이 적층 과정전에 열가소성 물질상에 배치될 수 있다. 여기서, 박막 금속층(52)은 열가소성 물질(51)이 상부 적층막(35)과 실제로 접촉되는 것을 방지하고, 그에 따라 열가소성 물질(51)과 상부층(35)간의 접착이 방지된다. 예를 들어, 본 실시예에서 1000Å 두께의 크롬층이 2500Å 두께의 알루미늄층과 함께 폴리설폰 필름상에 배치될 수 있다. 제3e도에 도시된 적층 구조의 보다 상세한 구성은 제3f도를 참조하기 바란다.
본 발명의 또 다른 실시예에서 본 발명의 방법 및 장치를 활용하여 드라이 필름 포토레지스트를 적층시킬 수 있다. 예를 들어, RISTONTM(Dupont de Nemours Company, Inc. 제품)과 같은 드라이 필름 포토레지스트는 MYLARTM캐리어층(54), 레지스트층(53) 및 접착층(36)을 포함하는 3개의 주요층으로 이루어진다. 이 물질은 롤 적층기에서 적층되도록 설계된다. 그러나, 불균일한 기판의 경우, 드라이 필름 레지스트는 제1도의 장치를 이용하여 제3g도에 도시된 바와 같이 적층될 수 있다. 이 필름의 경우, 강한 접착력을 갖고 양호하게 순응되는 포토레지스트 커버를 제공하기 위해서는 100℃의 온도에서 약 1분 동안 평방인치당 약 30파운드의 압력이 가해지는 것으로 충분하다. 또 다른 실시예에서는 캐리어층(54)이 또한 밀봉층(35)으로 사용될 수 있다. 제3h도에 보다 상세한 층 구조가 도시되어 있다.
진공 영역과 압력 영역간에 밀봉을 형성하는 막으로서 열가소성 물질막을 사용할 수도 있다. 제4a도 및 제4b도는 이러한 종류의 적층이 가능한 본 발명의 두가지 실시예를 도시한다. 제4a도에서 알루미늄과 같은 금속 포일(55)이 워크피스 아래에 배치되어 밀봉 영역의 외부로 연장된다. 열가소성 물질막(35)은 워크피스를 덮는다. 후속 가열시, 열가소성 물질막(35)은 연성이 되어 기판 및 금속 포일(55) 모두에 접착된다. 포일이 기판 아래에 배치되어 있지 않고 밀봉 영역에서 벗어난 경우, 열가소성 물질이 기판 홀더 조립체에 고정되어 기판을 제거시킬 수 없을 수도 있다. 제4b도는 기판을 수용하고 복사 에너지가 기판 아래에서 기판에 직접 가해지도록 함으로써 워크피스가 더 효율적으로 가열되도록 하는 절단부가 기판 포일(55')에 제공되어 있는 다른 실시예를 도시한다.
제5도는 본 발명의 또 다른 실시예로서, 여기서는 냉각된 구리 삽입체(60)가 워크피스 주위에 배치되어 열가소성층이 워크피스의 에지를 지나 용융되는 것을 방지하고, 그에 따라 열가소성 물질이 기판 홀더 조립체에 접착되는 것을 방지한다.
제6도는 본 발명의 또 다른 실시예로서, 특히 연속적인 롤 처리에 적합한 제1도의 기본 압력 적층 장치의 측면도를 도시한다. 본 시스템에서는 접착제가 코팅된 워크피스(33)가 중합체막의 이동 방향에 대해 직각으로 공급된다. 각각의 새로운 기판이 기판 홀더 조립체상에 배치될 때마다, 압력 챔버 조립체가 중합체 막상으로 힘을 받아 진공 영역 및 압력 영역 모두에 대한 밀봉을 제공한다. 처리를 위해 필요한 진공 압력, 가열, 방사선 에너지 인가 및 가스흐름에 의한 냉각이 전술된 바와 같이 실행된다. 기판이 충분히 냉각되면, 압력 챔버가 벗겨지고 공급 릴(65)에 의해 중합체막이 롤링됨으로써 적층된 기판이 우측에서 좌측으로 이동되며, 새로운 중합체막이 적층 위치로 운송되고 새로운 기판이 기판 홀더 조립체에 위치된다. 이로써, 처리가 반복될 수 있다. 기판은 귄취롤에 의해 감겨지거나 또는 펀치(64)에 의해서 필름의 중앙에서 벗어난 지점에서 펀칭된다. 이 공정은 기판위에 올려지는 필름에 결함이 없을때까지 필름을 롤링시킴으로써 필름의 결함부분이 통과될 수 있도록 하는 필름 세척 및 검사 장치를 통합할 수도 있다. 지금까지의 설명은 접착제가 기판상에 제공되는 것으로 개시되었다. 접착제를 집적 중합체막에 가하는 것도 가능하다. 접착제를 중합체막에 가하는 적합한 공정에 대해서 설명한다. 예를 들어, Dupont de Nemours Company, Inc. 제품인 KAPTONTM폴리이미드 필름의 일면이 배럴 플라즈마 식각기 내에서 0.4torr의 압력으로 50% CF4및 50% O2로 이루어진 가스에 의해 6분 동안 300W로 식각된다. 26그램의 ULTEM
Figure kpo00002
(General Electric Company 제품) 수지, 104g의 메틸렌 클로라이드 및 105g의 아세토페논 용액이 식각된 KAPTONTM필름상에 스프레이 된다. 식각 및 스프레이된 필름은 약 180℃의 온도에서 3분 동안 건조된 후, 350℃의 온도에서 약 5분 동안 구워진다.
본 명세서에 개시된 방법 및 장치는 기판상에 배치된 집적회로칩을 적층시키기 위한 극히 편리하고 경제적이며 조작이 용이한 기구를 제공한다. 복수의 회로칩이 존재함으로써 기판의 표면이 불균일하게 된다. 그러나, 본 발명에 따라 오직 하나의 칩에만 적층되는 경우에도 본 발명의 장점은 여전히 유지된다. 특히, 다중 전자회로칩의 패키징을 위해 중합 유전체내에 관통홀을 생성하는 방법이란 명칭으로 출원된 미합중국특허 제(RD-17,428)호에서 개시된 바와 같은 레이저 기술에 의해서 중합체막에 홈을 형성할 수 있다. 이 출원은 본 발명의 양수인인 본 출원인에게 양도되었으며, 본 명세서에서 참고로 이용된다. 회로칩상의 각종 상호접속 패드간의 상호접속을 제공하기 위해 메탈라이제이션층이 증착되어 패터닝될 수 있다. 이러한 방법으로 동일 칩의 상이한 부분에 또는 칩 상호간에 접속이 이루어질 수 있다. 본 발명의 중요한 장점은 중합체막이 제거 가능하다는 것이다. 이로써 테스트 및 차후의 재구성이 가능하다. 본 발명에 따른 다중칩 집적회로 패키징 구성 및 방법은 본 발명과 동일자 출원되고 본 발명의 양수인인 본 출원인에게 양도된 미합중국특허 제(RD-17,432)호에 개시되어 있으며, 이 특허 출원 역시 본 명세서에 참고로 이용된다.
전술한 바로부터, 본 발명의 방법 및 장치는 전자 집적회로칩의 패키징에 상당한 장점을 갖는다는 것을 알 수 있다. 특히, 본 발명의 방법 및 장치는 이러한 소자의 테스트 및 재배열이 가능한 독립적인 유형으로 웨이퍼 규모 집적회로칩 소자를 구성하기 위한 수단을 제공한다. 보다 중요한 사항으로서, 본 발명의 중합체막 증착 방법은 불균일한 기판에 대한 중합체막의 고온 순응화와 관련된 문제점을 해소한다. 또한, 본 발명의 중합체막은 메틸렌 클로라이드와 같은 적당한 용액에 최종 결과의 제품을 담그는 것과 같은 방법에 의해서 반도체칩 소자로부터 제거될 수 있다.
이제까지 본 발명은 바람직한 실시예에 따라 설명되었지만, 당업자라면 본 발명에 대한 각종의 변형 내지 변경을 실시할 수 있을 것이다. 따라서, 첨부된 특허청구의 범위에 한정된 본 발명의 기술적 사상에서 벗어나지 않은 각종 변형 실시예도 본 발명에 포함된다.

Claims (20)

  1. 중합체막을 적어도 하나의 반도체칩 소자의 표면에 적층시키기 위한 방법에 있어서, (a) 상기 중합체막을 상기 적어도 하나의 반도체칩 소자의 위에 실질적인 접촉은 이루지 않는 상태로 배치하는 단계와; (b) 상기 비접촉 상태를 유지시키면서 상기 반도체칩 주위의 공간을 진공상태로 하기 위해 상기 중합체막의 상부 및 하부를 진공상태로 하는 단계와; (c) 상기 중합체막과 상기 반도체칩 소자의 사이에서 배출되는 가스 방출물을 제거하기 위해 진공상태를 유지하면서 상기 중합체막을 가열하는 단계와; (d) 상기 중합체막이 상기 반도체칩 소자와 접촉하도록 상기 중합체막에 걸쳐 차동 압력을 생성하기 위해 상기 중합체 막 위에 유압상태를 가하여 상기 중합체막을 상기 반도체칩 소자에 부착시키고, 상기 중합체막과 상기 반도체칩 소자를 냉각시켜 상기 중합체막을 상기 반도체칩 소자에 접착시키는 단계와; (e) 상기 차동 압력을 제거하는 단계를 포함하며, 상기 가열 단계에서는 상기 중합체막이 상기 단계(d) 동안에 상기 적어도 하나의 반도체칩 소자에 접착되기에 충분한 온도로 가열되는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 중합체막을 상기 적어도 하나의 반도체칩 소자 위에 배치하는 단계 이전에, 상기 중합체막이 상기 적어도 하나의 반도체칩 소자 위에 배치될때 상기 중합체막과 상기 적어도 하나의 반도체칩 소자 사이에 존재하도록 접착제를 배치하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 상기 접착제는 열가소성 물질을 포함하는 것을 특징으로 하는 방법.
  4. 제2항에 있어서, 상기 접착제는 열경화성 물질을 포함하는 것을 특징으로 하는 방법.
  5. 제2항에 있어서, 상기 접착제는 자외선 경화 물질을 포함하는 것을 특징으로 하는 방법.
  6. 제1항에 있어서, 상기 중합체막은 열가소성 물질이며, 상기 유압상태에 의해 상기 열가소성막에 대해 압착될 수 있도록 분리층을 상기 열가소성막 위에 배치시키는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  7. 제6항에 있어서, 상기 중합체막은 열가소성 물질이며, 그 위에 배치된 금속 분리층을 포함하는 것을 특징으로 하는 방법.
  8. 제1항에 있어서, 상기 중합체막은 캐리어층, 포토레지스트층 및 접착층을 포함하며, 상기 접착층은 상기 적어도 하나의 반도체칩 소자에 가장 인접하여 배치되고, 상기 캐리어층 위에는 분리층이 배치되는 것을 특징으로 하는 방법.
  9. 제1항에 있어서, 상기 적어도 하나의 반도체칩 소자의 아래에 분리막을 배치시키는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서, 상기 분리막은 금속 포일을 포함하는 것을 특징으로 하는 방법.
  11. 제10항에 있어서, 상기 금속 포일은 알루미늄을 포함하는 것을 특징으로 하는 방법.
  12. 제9항에 있어서, 상기 분리막에 적어도 하나의 개구를 설치하는 단계와; 상기 적어도 하나의 반도체칩 소자가 하부로부터 가열될 수 있도록 상기 적어도 하나의 반도체칩을 상기 개구와 정렬시키는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  13. 중합체막을 적어도 하나의 반도체칩 소자의 표면 및 이 반도체칩 소자가 배치되는 기판에 적층시키기 위한 방법에 있어서, (a) 상기 중합체막을 상기 적어도 하나의 반도체칩 소자 및 상기 기판의 위에 실질적인 접촉은 이루지 않는 상태로 배치하는 단계와; (b) 상기 비접촉 상태를 유지시키면서 상기 반도체칩 및 기판 주위의 공간을 진공상태로 하기 위해 상기 중합체막의 상부 및 하부를 진공상태로 하는 단계와; (c) 상기 중합체막과 상기 반도체칩 소자 및 상기 기판의 사이에서 배출되는 가스 방출물을 제거하기 위해 진공 상태를 유지하면서 상기 중합체막을 가열하는 단계와; (d) 상기 중합체막이 상기반도체칩 소자 및 기판과 접촉하도록 상기 중합체막에 걸쳐 차동 압력을 생성하기 위해 상기 중합체막 위에 유압상태를 가하여 상기 중합체막을 상기 반도체칩 소자 및 상기 기판에 부착시키는 단계와; (e) 상기 반도체칩 소자, 기판 및 중합체막을 냉각시켜 상기 중합체막을 상기 반도체칩 소자 및 기판에 접착시키는 단계와; (f) 상기 차동 압력을 제거하는 단계를 포함하며, 상기 가열 단계에서는 상기 중합체막이 상기 단계(d) 및 (e) 동안에 상기 적어도 하나의 반도체칩 소자에 접착되기에 충분한 온도로 가열되는 것을 특징으로 하는 방법.
  14. 중합체막을 기판위에 배치된 적어도 두개의 집적회로칩에 적층시키기 위한 방법에 있어서, (a) 상기 중합체막을 상기 집적회로칩의 위에 실질적인 접촉은 이루지 않는 상태로 배치하는 단계와; (b) 상기 비접촉 상태를 유지시키면서 상기 집적회로칩 주위의 공간을 진공상태로 하기 위해 상기 중합체막의 상부 및 하부를 진공상태로 하는 단계와; (c) 상기 중합체막과 상기 집적회로칩의 사이에서 배출되는 가스 방출물을 제거하기 위해 진공상태를 유지하면서 상기 중합체막을 가열하는 단계와; (d) 상기 중합체막이 상기 집적회로칩과 접촉하도록 상기 중합체막에 걸쳐 차동 압력을 생성하기 위해 상기 중합체막 위에 유압상태를 가하여 상기중합체막을 상기 집적회로칩에 부착시키는 단계와; (e) 상기 집적회로칩 및 중합체막을 냉각시켜 상기 중합체막을 상기 집적회로칩에 접착시키는 단계와; (f) 상기 차동 압력을 제거하는 단계를 포함하며, 상기 가열 단계에서는 상기 중합체막이 상기 단계(d) 및 (e) 동안에 상기 적어도 하나의 집적회로칩에 접착되기에 충분한 온도로 가열되는 것을 특징으로 하는 방법.
  15. 중합체막을 불균일한 워크피스에 적층시키기 위한 장치에 있어서, 상기 워크피스 및 이 워크피스 위의 상기 중합체막을 지지하기 위한 평평한 기판 홀더 조립체와; 상기 기판 홀더 조립체의 제1표면 및 상기 중합체막에 대해 밀봉가능한 이동성 챔버와; 상기 홀더 조립체의 제1표면상에 배치되며 상기 중합체막을 상기 워크피스 위에서 실질적인 접촉은 이루지 않는 상태로 지지하는 중합체막 걸이와; 상기 홀더 조립체와 상기 중합체막에 의해 형성된 공간을 진공상태로 하기 위한 수단과; 상기 중합체막이 외부 히터에 의해 가열될 수 있도록 상기 이동성 챔버의 외벽에 배치된 적외선 투과창을 포함하며 상기 중합체막을 가열하는 수단을 구비하는 것을 특징으로 하는 장치.
  16. 중합체막을 불균일한 워크피스에 적층시키기 위한 장치에 있어서, 상기 워크피스 및 이 워크피스 위의 상기 중합체막을 지지하기 위한 평평한 기판 홀더 조립체와; 상기 기판 홀더 조립체의 제1표면 및 상기 중합체막에 대해 밀봉가능한 이동성 챔버와; 상기 기판 홀더 조립체의 제1표면상에 배치되며 상기 중합체막을 상기 워크피스 위에서 실질적인 접촉은 이루지 않는 상태로 지지하는 중합체막 걸이와; 상기 기판 홀더 조립체와 상기 중합체막에 의해 형성된 공간을 진공상태로 하는 수단을 포함하며, 이 수단은 상기 중합체막 걸이의 대향 지점에서 상기 기판 홀더 조립체의 제2표면에 대해 밀봉가능한 제2챔버를 포함하고, 상기 제2챔버와 상기 홀더 조립체에 의해 형성된 공간과 상기 중합체막 및 상기 홀더 조립체에 의해 별도로 형성된 공간이 어떠한 흐름에 의해 소통될 수 있으며; 상기 제2챔버내에 배치된 히터를 포함하여 상기 중합체막을 가열하는 수단을 구비하는 것을 특징으로 하는 장치.
  17. 제16항에 있어서, 상기 홀더 조립체는 상기 워크피스가 위에 배치될 수 있는 적외선 투과창을 포함하는 것을 특징으로 하는 장치.
  18. 중합체막을 불균일한 워크피스에 적층시키기 위한 장치에 있어서, 상기 워크피스 및 이 워크피스 위의 상기 중합체막을 지지하며, 상기 워크피스가 그 위에 배치될 수 있는 열반응성이 낮은 물질로 이루어진 부분을 포함하는 평평한 기판 홀더 조립체와; 상기 기판 홀더 조립체의 제1표면과 상기 중합체막에 대해 밀봉가능한 이동성 챔버와; 상기 기판 홀더 조립체의 제1표면상에 배치되며, 상기 중합체막을 상기 워크피스 위에서 실질적인 접촉은 이루지 않는 상태로 지지하는 중합체막 걸이와; 상기 기판 홀더 조립체와 상기 중합체막에 의해 형성된 공간을 진공상태로 하는 수단과; 상기 중합체막을 가열하는 수단을 구비하는 것을 특징으로 하는 장치.
  19. 제18항에 있어서, 상기 기판 홀더 조립체는 상기 워크피스가 그 안에 배치될 수 있는 리세스를 형성하도록 구성된 냉각 수단을 포함하는 것을 특징으로 하는 장치.
  20. 중합체막을 불균일한 워크피스에 적층시키기 위한 장치에 있어서, 상기 워크피스 및 이 워크피스 위의 상기 중합체막을 지지하며, 상기 워크피스가 그 위에 배치될 수 있는 적외선 투과창을 포함하는 평평한 기판 홀더 조립체와; 상기 기판 홀더 조립체의 제1표면과 상기 중합체막에 대해 밀봉가능한 이동성 챔버와; 상기 기판 홀더 조립체의 제1표면상에 배치되며, 상기 중합체막을 상기 워크피스 위에서 실질적인 접촉은 이루지 않는 상태로 지지하는 중합체막 걸이와; 상기 기판 홀더 조립체와 상기 중합체막에 의해 형성된 공간을 진공상태로 하는 수단과; 상기 중합체막을 가열하는 수단을 구비하는 것을 특징으로 하는 장치.
KR1019880700589A 1986-09-26 1987-09-28 중합체막 오버레이층을 이용한 집적회로칩 패키징 방법 및 장치 KR960011853B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US91245886A 1986-09-26 1986-09-26
US912,458 1986-09-26
US912458 1986-09-26
PCT/US1987/002501 WO1988002551A1 (en) 1986-09-26 1987-09-28 Method and apparatus for packaging integrated circuit chips employing a polymer film overlay layer

Publications (2)

Publication Number Publication Date
KR880701966A KR880701966A (ko) 1988-11-07
KR960011853B1 true KR960011853B1 (ko) 1996-09-03

Family

ID=25431960

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880700589A KR960011853B1 (ko) 1986-09-26 1987-09-28 중합체막 오버레이층을 이용한 집적회로칩 패키징 방법 및 장치

Country Status (5)

Country Link
EP (1) EP0290501B1 (ko)
JP (1) JP2562163B2 (ko)
KR (1) KR960011853B1 (ko)
DE (1) DE3784706T2 (ko)
WO (1) WO1988002551A1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2624460B2 (fr) * 1987-09-10 1991-04-12 Celette Sa Installation pour la reparation et le controle de carrosseries de vehicules accidentes
WO2006074062A2 (en) * 2004-12-30 2006-07-13 E.I. Dupont De Nemours And Company Encapsulation tool and methods
DE102006040724A1 (de) 2006-08-31 2008-03-06 Siemens Ag Verfahren und Vorrichtung zum Herstellen eines elektronischen Moduls und elektronisches Modul
CN102319956B (zh) * 2011-08-16 2015-04-22 北京博晖创新光电技术股份有限公司 膜动聚合物微流控芯片的基板与隔膜焊接方法
JP2013147589A (ja) * 2012-01-20 2013-08-01 Nitto Denko Corp 電子部品封止用樹脂組成物シートおよびそれを用いた電子部品装置の製法
US20150217529A1 (en) * 2012-10-12 2015-08-06 Sintokogio, Ltd. Decompressing jig and a method for applying pressure on a workpiece by using the decompressing jig
WO2015009238A1 (en) * 2013-07-16 2015-01-22 Agency For Science, Technology And Research Method and apparatus for chip-to-wafer integration
KR101859556B1 (ko) * 2015-09-16 2018-05-21 경희대학교 산학협력단 마우스피스 성형용 열가소성 시트의 가열기 및 이를 갖는 마우스피스 성형장치
US10720348B2 (en) 2018-05-18 2020-07-21 Applied Materials, Inc. Dual load lock chamber

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2210475A1 (de) * 1972-03-04 1973-10-25 Hilmar Herzog Verfahren und vorrichtung zum einhuellen von gegenstaenden aus kunstschaumstoff mit kunststoffolien und damit herzustellende belagplatte mit stufenfalz
US4052241A (en) * 1975-11-13 1977-10-04 Detroit Gasket And Manufacturing Company Method of forming a contoured laminate
DE2915923A1 (de) * 1979-04-20 1980-10-23 Illig Maschinenbau Adolf Vorrichtung zum ueberziehen von teilen mit thermoplastischer kunststoffolie
US4388132A (en) * 1981-06-01 1983-06-14 Burroughs Corporation Method of attaching a protective film to an integrated circuit
JPS59104907A (ja) * 1982-12-08 1984-06-18 Toppan Printing Co Ltd 密着成形装置および密着成形方法
JPS6015124A (ja) * 1983-07-06 1985-01-25 Rikitoshi Nakano 真空ラミネ−ト法
KR920001026B1 (ko) * 1984-02-09 1992-02-01 페어챠일드 카메라 앤드 인스트루먼트 코포레이션 알파입자 보호필름을 갖는 반도체 구조체 및 그 제조방법
JPS6156419A (ja) * 1984-07-27 1986-03-22 Fujitsu Ltd 半導体装置用シ−ト貼付装置

Also Published As

Publication number Publication date
WO1988002551A1 (en) 1988-04-07
KR880701966A (ko) 1988-11-07
EP0290501A1 (en) 1988-11-17
DE3784706D1 (de) 1993-04-15
EP0290501B1 (en) 1993-03-10
DE3784706T2 (de) 1993-10-14
JP2562163B2 (ja) 1996-12-11
JPH01501032A (ja) 1989-04-06

Similar Documents

Publication Publication Date Title
US4933042A (en) Method for packaging integrated circuit chips employing a polymer film overlay layer
US5094709A (en) Apparatus for packaging integrated circuit chips employing a polymer film overlay layer
JP5334135B2 (ja) 積層装置
US6041840A (en) Vacuum lamination device and a vacuum lamination method
KR100838460B1 (ko) 서포트 플레이트의 첩합도구와 첩합장치, 및 서포트 플레이트의 첩합방법
EP2402298B1 (en) Method of fabricating a ceramic-metal junction
JP3790724B2 (ja) 積層装置および積層方法
US7442581B2 (en) Flexible carrier and release method for high volume electronic package fabrication
KR960011853B1 (ko) 중합체막 오버레이층을 이용한 집적회로칩 패키징 방법 및 장치
TWI495019B (zh) 常溫接合裝置及常溫接合方法
JPS63296388A (ja) プリント回路板中の穴を一時的にシールする装置及び方法
KR101982888B1 (ko) 첩부 장치 및 첩부 방법
CN111684579B (zh) 晶片保持台
JP2006156683A (ja) サポートプレートの貼り付け方法
US20220304166A1 (en) Method for manufacturing printed wiring board and laminating system used for implementing the method
JP6799988B2 (ja) 貼付装置
JPH01240243A (ja) 電極およびその製造方法
WO2015087763A1 (ja) 封止シート貼付け方法
JP5970986B2 (ja) ウエハー基板の製造方法
JP2001126851A (ja) 半導体ウエハーにおけるヒータ装置およびその製造方法
JP3243607B2 (ja) 真空積層装置および真空積層方法
US7303643B2 (en) Touchless TFT panel lamination fixture and process
JP3243598B2 (ja) 真空積層装置および真空積層方法
JP7451028B2 (ja) 保護シートの配設方法
JP3123354U (ja) 半導体ウエハーにおけるヒーター装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100826

Year of fee payment: 15

EXPY Expiration of term