KR960007644B1 - 영상표시장치의 라인동기회로 - Google Patents

Abstract

내용 없음.

Description

영상표시장치의 라인동기회로

제1도는 본 발명에 따른 회로를 포함하여 예를들어 모니터와 같은 영상 표시 장치의 일부의 블록선도.

제2도는 상기 회로의 내부에서 생기는 파형을 도시한 도면.

제3도는 제1도의 블록선도보다 상세한 블록선도.

* 도면의 주요부분에 대한 부호의 설명

10 : 계수기 15 : 캐패시터

17 : NOR 게이트 18 : 슈미트 트리거

본 발명은 위상 제어 루프를 구비한 화상 표시 장치의 라인 동기 회로에 관한 것이며, 위상 제어 루프는 로컬 라인 주파수 신호를 발생하는 발진기와, 라인 동기 신호들 사이의 위상을 비교하여 결정된 위상차에 의존하는 신호를 루프 필터에 인가하여, 루프 필터는 그 신호를 평활화하고 얻어진 제어신호를 로컬 신호의 주파수 및/또는 위상을 제어하기 위한 발진기에 인가한다.

상기 형태의 위상 제어 루프는 영상 표시관에서 라인 편향으로 또는 예를 들어 상기 관의 종단 애노드에 충분히 높은 텐션 발생을 위한 회로 또는 스위치형 모드 전원 공급회로 등과 같은 라인 주파수에서 스위칭 되는 스위치를 포함하는 다른 회로용으로 로컬 라인 주파수 신호를 발생하는 발진기를 연속적으로 제어하기 위해 일반적으로 영상 표시 장치에서 사용된다. 상기 위상 비교단은 일반적으로 입력 신호를 승산시키기 위한 승산기단 형태이다. 아주 작은 위상차에 대해서 상기 단은 선형성을 나타낸다. 그러나 승산기를 포함하는 라인 위상 제어 루프는 로크 범위가 포획 범위보다 더 넓고 제어 루프는 광범위한 주파수 범위를 단지 한번만 포획하는데 적당하지 못한 단점이 있다. 제어 루프는 또한 라인 주파수의 부고조파를 포획할 수도 있다. 그래서 라인 동기 회로는 인입 라인 동기 펄스를 위해 넓은 범위에 대해 하나 이상의 반복 주파수를 갖는 예를들어 모니터와 같은 영상 표시 장치용으로 적합하지 못하다. 하나 이상의 라인 주파수에 대해서 고려된 유럽 특허출원 제173,554호에 기술된 회로는 포획 에러를 막기 위한 장치를 포함한다.

본 발명의 목적은 위상 제어 루프가 매우 넓은 포획 범위에서 포획 에러가 없이 포획할 수 있는 상기에서 기술된 형태의 회로를 제공하는 것이다. 이를 위해 본 발명에 따른 회로는 위상 비교단이 인가된 펄스의 에지에서 트리거 작용을 하는 위상 주파수 검출기(phaser frequency detector)형태이며, 상기 회로는 로컬 신호와 인입 라인 동기 신호(incoming line synchronising pulse) 사이에서 위상 주파수 검출기에 의해 결정된 위상차가 소정의 값보다 크게 설정된 다음의 소정 기간동안 제어 신호의 공급을 차단하는 수단을 구비하는 것을 특징으로 한다.

상기 형태의 위상 주파수 검출기는 특히 잘 알려져 있으며, 그러한 검출기의 예는 형태번호 PC74HC/HCT4046A에 관해 1986년도 판 필립스 데이터 핸드북, 집적회로, 북 IC06N 페이지 721-745에 기술되어 있다. 이는 각 분야의 용도에 적합하며 한 위상 비교단이 본 발명에서 중요한 형태인 3개의 위상 비교단을 구비하는 전압 제어형 발진기를 포함하는 위상 제어 루프용 집적 회로이다. 상기 제어 루프는 아주 넓은 주파수 범위에서 포획할 수 있으며, 상기 포획 범위는 로크범위와 항상 동일하다. 또다른 특성은 루프의 비포획 상태에서 주파수 에러가 0으로 제어될 수 있고 포획된 상태에서도 위상 에러가 0으로 제어될 수 있다는 점이다. 상기와 같은 위상 주파수 검출기는 여태까지 영상 표시 장치에 이용될 수 있다는 인식에 근거를 두고 있고, 상기와 같은 장치에서, 예를 들어 텔레비젼 수상기에서 라인 동기 펄스는 실제로 잡음과 간섭이 있는 텔레비젼 신호를 수신할 때 없어질수 있다. 모니터에서, 인입 신호는 예측하는데 거의 어려움이 없고 비교적 잡음이 없는 라인 동기 신호일 수 있다. 그러나 필드 변화동안 일련의 라인 동기 펄스의 요동(perturbation)을 갖는 합성 동기 신호가 될 수도 있다. 제어 신호의 공급이 차단되어 있기 때문에 제어 루프는 비포획된 상태로 즉시 변환될 수 없다. 필드 변화동인 차단 상태인 위상 비교단은 특히 유럽 특허출원 제186,433호에 공지되어 있음을 알 수 있다. 입력되는 동기 펄스가 없는 경우, 제어 루프는 정상적인 작동 상태로 유지된다.

상기 회로는 제어 신호의 공급이 차단된 시간 간격의 종단에서 위상 주파수 검출의 출력 신호가 제어 신호의 공급이 인에이블(enable)될 때 2개의 연속적인 입력 펄스 사이에서 상기 신호의 값과 거의 같은 값을 갖는 것을 특징으로 한다. 상기 대책으로 인해 제어 루프는 상기 소정 주기의 종단후에 매우 신속하게 포획 할 수 있다.

제1실시예의 상기 회로에서 위상 주파수 검출기와 루프 필터 사이의 공급 리드는 위상 주파수 검출기에 의해 결정된 위상차가 상기 소정의 값보다 크게 설정된 후의 상기 지속시간동안 루프 필터에 위상 주파수 검출기의 출력 신호의 공급을 차단하기 위하 제1스위치를 포함하는 것을 특징으로 하며, 제2스위치가 비도전 상태인 시간 간격동안 입력에 위상 주파수 검출기의 입력 신호중의 하나의 공급을 차단시키는 제2스위치와, 제1 및 제2스위치가 비도전 상태인 시간 간격 동안의 종단에서 위상 주파수 검출기의 상기 입력에 펄스에지를 인가하는 수단을 포함하는 것을 특징으로 한다. 상기의 경우, 회로는 위상 주파수 검출기에 의해 발생된 신호를 수신하기 위한 펄스 지속시간 변별기(pulse duration discriminator)를 구비하며, 상기 신호는 상기 검출기에 인가된 펄스의 에지들 사이의 위상차를 표시하며, 검출된 위상차가 상기 소정의 값보다 클 때 제1 및 제2스위치를 차단시키기 위해 제어단에 정보를 인가하는 것을 특징으로 한다. 이 경우, 데이타 핸드북에 따라 신호가 제어 루프의 포획된 상태를 표시하는 역할을 하는 위상 주파수 검출기에 의해 발생된 펄스형 신호를 이용할 수 있으며, 동기 상태에서 상기 신호의 펄스는 최대 허용 가능한 에러보다 좁다.

다른 방법으로, 설정 신호를 발생하는 수단은, 검출기의 출럭 신호가 상기 값 즉, 제어 신호의 공급이 실행될 때 2개의 연속적인 입력 펄스 사이의 상기 신호에 의한 값과 거의 같은 값을 갖는 상태로 위상 주파수 발생기를 설정시키는 것을 특징으로 한다.

회로는 제어 신호의 공급이 차단된 시간간격동안 로컬 신호가 위상 주파수 검출기에 의해 결정된 위상차가 상기 소정의 값보다 크도록 설정되기 전과 같은 주파수를 갖는 것을 특징으로 한다. 상기 대책으로 인해 위상 제어 루프는 발진기의 특성 주파수의 요동이 없이 작동된다. 정지 영상 또는 왜곡되지 않은 영상이 얻어져 시청자에게 기쁨을 줄 뿐 아니라 인입 라인 동기 펄스가 요동 이전과 같이 동일 반복 주파수 및 위상을 가질때의 경우에서 제어 신호의 공급이 차단된 시간 간격의 종단 후에 제어루프가 신속하게 포획을 하도록 한다.

상기 회로는 또한 위상 주파수 검출기에 의해 결정된 위상차가 상기 소정의 값보다 크게 설정된 후 생기는 제1로컬 펄스로 시작되는 시간간격동안 제어신호의 공급을 차단시키는 수단을 구비하며, 상기 간격은 최소한 필드 동기간격과 같은 지속 시간을 갖는 것을 특징으로 한다. 이와같은 방법으로, 필드 변화동안 요동이 생기지 않게 한다.

상기 회로는 로컬 라인 신호와 인입 라인 동기 신호 사이의 위상차에 관계없이 제어 신호의 공급이 차단된 후의 소정의 제2지속시간동안 제어 신호의 공급을 인에이블하는 수단을 구비하는 것을 특징으로 한다.

이는 제어 신호 공급의 재차단을 초래하며 불필요하게 포획을 지연시키는 비동기 상태 없이 인입 동기 신호의 위상 및/또는 주파수에 대한 발진기의 주파수 및/또는 위상이 편이가 일어나는 경우 포획하기 위한 시간을 위상 제어 루프에 부여한다.

본 발명은 첨부된 도면을 참고로 하여 예를 들어 보다 상세히 설명하기로 한다.

제1도에서, 참고 기호 PD는 국부적으로 발생된 신호 LS와 인입 라인 동기 신호 HSFMF 수신하는 위상 검출기(phase detector)를 표시한다. 거출기 PD의 출력 PC에서 신호는 이들 신호 사이의 위상차에 따라 다르며 스위치 S1을 통해 저역 통과필터인 루프 필터 LF에 인가되어 신호가 평활화 도니다. 상기와 같이 하여 얻어진 신호는 예를 들어, 발생된 신호의 주파수 및/ 또는 위상을 제어하기 위해 제어 가능한 발진기(controllable oscillator: OSC)에 인가되는 전압인 제어 신호이다. 상기 신호는 영상 표시관(도시하지 않았음)에서 수평방향으로의 편향을 위해 공지된 방법으로 처리되는 라인 편향 회로(line deflection circuit : LD)에 인가된다. 예를들어 변압기 권선 양단에서 나타나는 귀선 신호(retrace signal)인 회로 LD에서 나타나 신호는 검출기 PD에 인가되는 로컬 라인 신호(local line : LS)이다. 이와 다른 방업으로 로컬 신호는 발진기 신호일 수 있다. 검출기 PD의 출력 신호 PC는 보상단 CP에 인가된며 그 출력은 수위치 S3를 통해 필터 LF의 입력에 접속되며 LP의 입력은 또한 스위치 S1에 접속된다. 라인 동기 신호 HS는 스위치 S2를 통해 검출기 PD에 도달한다.

정상작동 동안, 스위치 S1 및 S2는 스위치 S3가 비도전상태인 동안 도전 상태로 된다. 예를 들어, 동기 신호 분리기 의해 입력되는 비디오 신호로부터 유도되며, 합성 동기 신호에서 제공될 수 있는 라인 동기 신호 HS와 로컬 라인 신호 LS는 장치 PD, LF, OSC 및 LD로 구성된 위상 제어 루프의 포획된 상태에서 동기되어 있으며 즉, 상기 신호들은 같은 주파수 및 거의 같은 위상을 갖는다. 검출기 PD의 출력 신호는 필터 LF를 통해 발진기 OSC의 제어 입력에 인가되어 정확한 주파수가 유지된는 직류전압이다. 인입라인 동기 신호 HS의 라인 주파수가 변화하는 경우, 포획된 상태가 이루어져 있거나 또는 동기 상태가 상실되었을 경우 이 상태가 신속하게 회복되어야 한다. 후자의 경우에 검출기 PD의 출력 신호는 교류 전압이다.

제1도에서, 검출기 PD는 신호 HS와 신호 LS의 펄지 에지에서 트리거 작용을 갖는 위상 및 주파수 검출기 형태이다. 상기와 같은 검출기가 공지되어 있다. 이러한 것들이 구비된 위상 제어 루프는 특히 루프 필터와 관계없이 포획 및 로크범위가 넓은 주파수 범위에거 서로 같다는 특성을 갖는다. 예를 들어 또다른 비데오 신호 소스로의 전환 때문에 입력 라인 주파수가 변할 때 상기 변화에 의해 발생된 요동이 짧은 지속시간을 갖도록 제어 루프는 신속하게 포획한다.

그러나 사용된 위상 검출기는 너무 민감하다는 단점이 있다. 즉 단지 한 인입 라인 동기 펄스가 존재하지 않는 경우에도 루프는 로컬 펄스의 발생에 따라 동기 상태를 상실하는 단점을 갖는다. 이는 라인 귀선 펄스(제2a도), 라인 동기 펄스(제2b도) 및 필터 LF의 입력 신호(제2c도)가 도시된 제2도를 참조로 하면 분명히 이해될 수 있다. 우선 제2도는 루프가 동기상태에 있는 경우를 도시하며 이는 제2a도와 제2b도에서 제1펄스들의 상승 에지 사이의 시간 간격이 소정의 지속시간 T 보다 짧은 것을 의미한다. 검출기 PD의 각 입력은 소정의 방향을 갖는 에지에 반응한다. 예를들어, 상기 회로에서, 상승 에지들은 2개의 입력과 관련된다. 검출기 출력에서의 신호 PC는 3가지 값을 가질 수 있다. 출력은 양의 전압에 연결될 수 있고, 접지에 연결되거나 또는 높은 임피던스를 가져 신호 Pc가 다른 2값 사이의 전압 값을 갖을 수 있다. 다시 말해, 이른바 중간값을 갖는다. 도시된 바와 같이 제2a도의 신호의 상승 에제(rising edge)는 제2b도의 신호의 상승 에지전에 생기는 경우, 신호 PC는 2개의 상승 에지 사이의 간격에서 양의 값을 갖는 것으로 가정한다. 제1상승 에지 전 그리고 제2상승 에지 후에 신호 PC는 중간값을 갖는다. 한편, 제2b도의 신호의 상승 에지가 먼저 생기는 경우, 신호 PC는 상기 간격에서 가장 낮은 가능한 값을 갖는다. 즉 다시말해 접지전위를 갖는다. 제어 루프의 포획 상태에서 제2c도에 있는 펄스의 지속시간은 상기 소정의 지속시간 T보다 더 짧다.

만약 라인 동기 펄스가 제2b도에 존재하지 않는 경우, 신호 PC는 귀선 펄스의 상승 에지의 순시 t₀에서 생긴 후, 특히 동기 상태를 한정하는 소정의 지속시간 T보다 훨씬 긴 시간동안 하이레벨 상태로 유지된다. 이러한 상태가 제2c도에 점선으로 도시되어 있다. 그 결과 필터 LF의 출력전압은 동기 상태에서 발생된 값보다 훨씬 높다. 상기와 같은 조건하에서 발진기 OSC는 서로 다른 주파수로 제어되며, 이는 매우 바람직하지 못하다.

검출기 PD의 제2출력에서 전압(제2d도)이 존재하고, 이 전압은 제2a 및2b도의 2개의 상승 에지 사이에서 로우값을 가지며, 상기 시간의 나머지 동안에는 하이값으로 유지되는 반면, 신호 PC는 중간값을 갖는다. 동기 상태에서, 얻어진 음의 펄스는 T보다 짧은 지속 시간을 갖는다. 라인 동기 펄스가 없는 경우, 신호 PP는 수신 t₀이후 로우 상태로 유지된다. 신호 PP는 펄스 지속시간 변별기 DD를 통해 제1제어단 CS1 단에 인가된다. 제1제어단 CS1의 출력은 스위치 S3를 작동시키며, 제1게수지 CS1의 리셋 단자와 제2계수기의 리셋단자에 접속된다. 라인 귀선 신호 LS는 계수기 CT1의 클럭 입력에 인가되며, 계수기 CT1의 출력 신호는 계수기 CT2의 클럭 입력에 인가된다. 계수기 CT2의 출력 신호는 지연 소자 DE를 통해 CS1단에 인가된다. 계수기 CT2의 출력들은 스위치 S1과 S2mf 동작시키는 제1제어단 CS2에 접속된다.

변별기 DD는 그에 인가된 신호를 상술된 지속시간 T와 같은 지연시간 만큼 지연시킨다. 펄스 PP의 지속시간이 T보다 짧은 경우, 즉 동기상태가 우세한 경우, 지연된 펄스는 아무런 영향이 없다. 스위치 S1과 S2는 도전상태로 유지되는 반면, 스위치 S3는 비도전 상태로 된다. 한편 펄스 PP의 지속 시간이 T보다 긴 경우, 예를들어 라인 동기 펄스가 없기 때문에 순시 t₁에서 상승 에지를 갖는 펄스(제2e도)가 CT1 단의 출력에서 나타난다. 순시 t₁은 라인 귀선 펄스의 상승 에지의 순시 t₀에서 발생한 다음 지속시간 T에 나타난다. 상기 펄스는 순시 t₁에 2개의 계수기 CT1과 CT2를 리셋시키는 한편 스위치 S3는 도전 상태로 된다.

계수기 CT2의 모든 출력이 현재 로우이기 때문에, CS2 단은 스위치S1과 S2가 비도전 상태로 전환된다.

제어 루프와 동기 펄스의 공급이 차단된다. 계수기 CT2가 리셋되기 때문에, 리섹 펄스는 소자 DE에 의해 생기는 지연 시간을 갖고 CS1단에 인가된다. 상기 지연 시간은 T와 같은 지속 시간을 갖는다. 순시 t₁보다 낮은 지속시간 T후에 발생하는 순시 t₂에서, CS1 단은 리셋되다. CS1단의 출력에서 하강 에지(falling edge)가 나타나며, 상기 하강 에지는 시간 t₁에서 시작된 펄스를 종료시켜 스위치 S3이 비도전 상태로 되며, 반면 계수기 CT1과 CT2는 리셋 신호를 더 이상 수신하지 않고 따라서 인에이블 상태로 된다.

동기단에서, 짧게 지속되는 요동이 검출기 PD의 출력 PC에서 발생되며, 상기 요동은 필터 LF 수단에 의한 적분 때문에 발진기 OSC상에 영향을 거의 미치지 않는다는 것을 알 수 있다. 라인 동기 펄스가 존재하지 않으므로서 생기는 요동은 더 이상 계속되지 않는다. 보상단 CP는 인버터단을 포함한다. PC 단에서 순시 t₁과 t₂사이의 간격동안 발생된 간섭 펄스는 반전이 되며 반전된 펄스는 도전된 스위치 S3을 통해 필터 LF에 인가된다. 상기 펄스는 간섭 펄스가 스위치 S1를 통해 LF에 인가된 순시 t₀와 t₁사이의 간격동안 발생된 간섭 펄스와 같은 성분을 갖는다. 순시 t₂에서, 필터 LF의 입력 신호는 이전의 순시 t₀와 같은 값을 갖는다.(제2c도에서 굵은선). 2개의 스위치 S1과 S3가 순시 t₂후 비도전 상태이기 때문에 필터 LF의 출력에서 제어 전압은 변화되지 않고 유지된다. 이와같은 방법으로 순시 t₀에서 발생된 요동은 제거되어 발진기 OSC가 요동전의 주파수와 거의 같은 주파수에서 공진한다. 라인 동기 펄스의 공급이 차단되기 때문에 상기 상태는 변하지 않는다.

순시t₂후에 나타나는 제1라인 귀선 펄스의 발생시에 계수기CT1은 계수를 시작한다. 계수기 CT1은 10단위 계수기이며, 10개 라인 주기를 계수하고, 7단위 계수기인 계수기 CT2는 계수기 CT1의 계수10에서 계수를 시작한다. 계수기CT2의 계수0으로부터 계수1까지 변이는 CS2단을 스위치 S1과S2가 도저노디는 상태로 되게 한다. 상기 상태는 계수기CT2의 계수 7 다음까지 유지되며, 즉 70라인 주기동안 유지된다. 순시t₁에서 동기 상태의 상실이 이루어진 다음 제어 루프와 라인 동기 펄스의 공급은 10라인 주기동안 다음 라인 귀선을 차단시키고, 제어 루프와 상기 공급은 다음 70랑인 주기동안 회복된다. 후자의 상태는 검출기 PD에 인가된 펄스가 동시에 발생되거나 또는 서로 다르게 발생되는 것과는 관계 없다.

계수기 CT1의 계수시간동안, 발진기 OSC는 순시 t₀전과 거의 같은 주파수에서 발진한다. 혹시 생길 수 있는 맥동은 무시할 정도로 작다. 만약 상기 계수시간 다음에 동기 펄스가 요동전과 같은 바복 주파수 및 같은 위상으로 나타나는 경우, 제어 루프는 다시 폐쇄된 후 매우 신속하게 포획할 수 있다.상기와 같은 경우는 특히 요동이 인입 합성 동기 신호의 필드 동기 간격동안에 발생되는 경우에 생기는 실제로 더블라인 주파수의 등화 펄스가 상기 간격에서 생길 수 있다. 상기 펄스중 첫 번째는 라인 귀선 펄스와 일치하지 않는다. 상기 펄스가 발생되면 제어 루프는 상술된 방법으로 차단된다. 펄스 동기 간격, 즉 사전등화, 필드 등화 및 사후 등화 펄스가 연속적으로 발생되는 간격이 기껏해야 7 1/2라인 주기(유럽 텔레비젼 방식) 또는 9라인 동기 간격동안 발생하는 요동의 경우에서 제어 루프의 중단이 요구되는데 이는 럽은 포획 범위를 갖는 제어 루프가 좁은 포획 범위를 갖는 경우 라인 발진기가 2배의 주파수로 발진하게 할 수 있다는 사실 때문이다. 만약 동기 신호가 등화 펄스를 구비하지 않는 경우 상기 회로는 유사하게 작동한다.

계수기 CT2의 계수시간동안, 필요한 경우, 발진기 OSC에는 정상적인 방법으로 제어 루프가 동작하기 때문에 새로운 주파수로 동작될 기회가 주어진다. 70라인 주기의 선택은 다음 사항을 고려한 것이다. 만약 위상 에러가 제어 루프의 10라인 주기 차단후에도 너무 큰 경우 루프는 재포획을 위해 많은 수의 라인 주기가 필요하다. 만약 이용가능한 라인 주기의 수가 너무 작은 경우 발진기는 이들의 종단 다음에 정확한 주파수를 아직 갖지 못한다. 그러나 한편으로 상기 수는 필드당 가장 적은 것으로 라인수 때문에 너무 커서는 안된다. 만약 예를들어 본 라인 회로가 일부를 형성하는 영상 표시 장치 약 14.5KHz의 라인 주파수와 120Hz의 필드 주파수로 비디오 신호를 표시하는데 적합한 경우, 계수기 CT2의 계수시간은 14500/120 즉, 약120 라인 주기 보다 짧아야 한다. 실제70라인 주기가 선택되면 아주 양호한 결과가 얻어지는 것으로 판명 되었다.

상술된 회로에서 로컬 라인 신호는 라인 편향 회로로부터 발생되기 때문에 상기 회로에서 발생될수 있는 변화는 제어수단에 이해 제거된다. 상기와 같은 변화는 만약 영상 표시관의 종단 에노드에 대한 고전압이 상기회로에 의해 발생되는 경우 라인 주파수와 표시스크린 상의 명도에 따라 또는 동서 라스터 보정에 따라 상기 회로에서 전원 스위치의 가변 스위치 오프 시간에 의해 생긴다. 다른 한편, 상술된 사실은 동기 신호 HS가 가능한한 잡음과 간섭이 없어야 한다는 것이 증명되었다. 위상 검출기 PD에 인가된 동기 신호는 영상 표시장치를 위해 이용가능한 비데오 신호로부터 유도된 소거(clean)신호인 것이 바람직하다. 이를 위해 부가적인 위상 제어 루프가 제1도의 회로에 인가된 동기 신호를 발생하기 위해 공지된 방법으로 이동 될 수 있으며 상기 루프는 입력신호를 수신한다.

제3도는 제1도의 블록 다이어그램보다 상세한 블록 다이어그램을 도시한다. 제3도에서, 위상 검출기PD와 발진기 OSC는 10nF 캐패시터(2)와 27KΩ의 3개 저항(3,4,5)가 적당한 접속 단자에 접속된 필립스형 PC74HC/HCT4046A의 집적회로(1)의 일부를 형성한다. 회로(1)는 3개의 위상 검출기를 구비하며 이들중 2번째가 이용된다. 1MΩ의 저항(6)은 출력 PC에 접속되며 상기 저항은 다른쪽 단자가 접지에 접속된다. 저항(6)은 발진에 대해 대칭 위상 에러를 발생하여 제어 루프의 동기 상태에서, 라인 귀선 펄스는 라인 동기 펄스전에 항상 생기며, 특히 약 50nS정도 빨리 생긴다. 상기 시간은 회로(1)에서 스위칭 소자의 절환시간 보다 깊다. 스위치 S1과 S3앞에 각각 1.5 KΩ의 저항(7,8)이 위치한다. 보상단 CP는 필립스형 PC74HC/HCT14의 집적회로에 포함된 6개의 반전 슈미트 트리거중의 하나의 형태이다. 필터 LF는 신호 PC의 중간값을 결정하는 약 2.5V의 직류 전압에 접속된 비반전 입력과 스위치 S1과 S3가 접속된 반전입력을 갖즌 차동 증폭기(9)의 형태이다.

330nF의 캐패시터(10)와 33nF의 캐패시터(11)의 직렬 배열이 증폭기(9)의 반전 입력과 출력 사이에 포함되며 1KΩ의 저항(12)이 캐패시터(11)에 병렬로 접속된다. 증폭기(9)의 출력은 저항 전압 분할기에 접속되고 4.7KΩ의 저항(13)을 통해 발진기의 OSC의 제어 입력에 접속된다.

위상 검출기 Pd의 펄스 출력 PP에 접속된 펄스 지속 시간 변별기 DD는 1KΩ의 저항(14)과 330pF의 캐패시터(15)를 포함하는 RC 회로를 구비한다. 신호 PP에서 하간 에지가 나타나는 순시 t₀에서(제2d도), 캐패시터(15) 양단의 전압은 지수함수에 따라 강하하기 시작한다. 상기 변화의 시정수는 330nS 초이며, 지속시간 T를 결정한다. 제어단 CS1은 필립스형 PC74HC/HCT4002의 집적회로에 내장된 2개의 NOR 게이트중의 하나에다. 하나의 입력이 캐패시터(15)에 접속되고 2개의 다른 입력이 접지에 접속된다. 계수기 CT1과 CT2는 동기성 4비트 계수이며, 상기 펄스 에지에 반응하는 제1클럭 펄스 입력과 하강 펄스 에지에 반응하는 제2클럭 펄스 입력 및 모든 비트 위치에 대한 4개의 출력을 갖는 필립스형 PC74HC/HCT4518의 집접회로(16)의 일부를 형성하며, 상기 2개의 클럭 펄스 입력은 OR 게이트로 작동한다. 계수기 CT2의 4개 출럭은 NOR 게이트(17)의 4개의 입력에 접속된다. 계수기 CT1가 CT2의 리셋 입력은 NOR 게이트 CS1의 출력에 접속된다. 계수기 CT1의 제1클럭 펄스 입력은 양의 전압에 접속되고, 제2클럭 펄스 입력은 신호 LS를 수신한다. 최상위 비트를 갖는 계수기 CT1의 출력이 계수기 CT2의 제2클럭 펄스 입력에 접속되고 계수기 CT1의 다른 출력은 접속되지 않는다. 최상위 비트를 갖는 계수기 CT2의 출력은 제1클럭 펄스에 접속되고 반전 슈미트 트리거(18)에 접속된다. 지연소자 DE는 트리거(18)의 출력과 NOR게이트 CS1의 4번째 입력 사이에 접속된다. 상기 소자는 1KΩ의 저항과 330pF의 캐패시터(20)을 포함한 RC 회로를 구비한다.

순시 t₀전에 캐패시터(15)에 접속된 NOR 게이트 CS1의 입력은 양의 전압을 전달하고 다른 입력들은 접지 전위를 갖는다. 그래서 출력은 논리 0을 갖는다. 순시 t₀후에 상기 양의 전압은 감소한다. 순시 t1에서 상기 전압은 게이트 CS1의 출력이 논리 1로 되는 범위로 감소하여 스위치 S3가 도전 상태로 되고, 계수기 CT1과 CT2는 리셋 펄스를 수신한다. 계수기 CT2의 최상의 비트는 논리 0이되어 0이었던 캐패시터(20)의 양단의 전압은 지수함수적으로 증가하기 시작한다. 순시 t₂에서, 캐패시터(20) 양단의 전압은 너무 높아 게이트 CS1의 출력이 논리 0으로 되어 계수기 CT1과 CT2는 작동 가능한 상태로 되고 스위치 S3는 비도전 상태로 된다.

계수기 CT1은 상승 펄스 에지에 반응한다. 순시 t2 후의 제1펄스 LS의 상승에지는 계수기 CT1가 작동 가능하게 되는 상승 에지이다. 다른 한편으로는 계수기 CT2는 하강 펄스 에지에 반응한다. 계수기 CT1이 계수7후에 상기 계수기의 최상위 비트는 논리1이 되지만 계수기 CT2에 아무런 영향을 미치지 않는다.

계수기 CT1의 계수 9다음, 상기 비트는 논리 0으로 되어 계수기 CT2가 동작 가능하게 된다. 상기 출력중의 최소한 하나는 논리 1 상태로 되며 논리0이 게이트(17)의 출력에 나타난다. 상기 출력은 3.3KΩ의 저항(21)을 통해 반전 슈미트 트리거(22)에 접속되며 출력이 스위치 S1과 S2를 제어한다.

소자(17,21,22)는 제어단 CS2을 구성한다. 그래서 동기 상태의 상실후 10번째 라인 주기동안 상기 스위치는 다시 도전상태로 된다는 것이 판명되었다. 계수기 CT2의 7번째 계수후 즉 다시 말해 요동후의 80라인주기 다음, 상기 계수기의 최상위 비트는 논리 1로 된다. 제1클럭 펄스 입력에 접속되어 있기 때문에, 계수기 C2는 계수기를 계속하여 스위치 S1과 S2가 도전상태로 유지된다. 하이상태인 캐패시터(20) 양단의 전압은 로우 상태로 되지만 신호 PP가 동기 상태에서 하이이기 때문에 게이트 CS1은 3개의 스위치에 아무런 영향을 미치지 않는다.

라인 평향 회로 LD에 나타나는 귀선 신호는 음의 방향으로 향하는 펄스를 구비한다. 상기 신호는 위상 검출기 PD에 신호 LS를 인가하기 위해 반전 슈미트 트리거(25)에 인가하며, 양의 방향으로 향하는 전압과 접지 사이에서 지시된 방법으로 접속된 2개의 다이오드(23,24)를 구비하는 리미터를 통해 계수기 CT1에 인가된다. 동기 신호 분리기로부터 나오며, 단지 라인 동기 펄스만을 갖는 신호 또는 합성 동기 신호를 수비하는 입력 신호 H는 반전 슈미트 트리거(26)에 인가된다. 신호 H에서의 펄스는 양극성 또는 음극성이다.

트리거(26)의 출력은 EX-OR게이트(27)의 제1입력과 전분 RC회로를 통해 게이트(27)의 제2입력에 직접 접속된다. 상기 회로는 100KΩ의 저항(28)과 220nF의 캐패시터(29)를 구비한다.

신호 H와 동일한 형태를 갖지만 신호 H의 극성에 관계없이 양극성을 갖는 신호가 게이트(27)의 출력에 나타난다. 회로의 상기 부분은 본원에 참고로 포함된 미합중국 특허 제4,583,119호에 보다 상세히 설명되어 있다.

얻어진 상기 신호는 멀티바이브레이터(30)의 입력에 인가된다. 또하나 반전 입력은 리셋 입력이 접속되는 의 직류전압에 연결된다. 양 입력들은 OR 게이트로서 동작한다.

멀티 바이브레이터(30)는 필립스형 HEF4538B의 직접 회로에 내장된 2개의 트리거 가능한 리셋 단안정 멀티바이브레이터 중의 하나이다. 최대 100KΩ의 조정 가능한 저항(31), 4.7KΩ의 고정 저항 및 100PF의 캐패시터(33)의 직렬회로가 멀티바이브레이터(30)의 적당한 접속 단자에 접속된다.

저항(31)의 다른쪽 단자는 양의 직류전압에 접속되며, 캐패시터(33)의 다른쪽 단자는 접지에 연결된다.

스위치 S2를 통해 위상 검출기 PD에 인가된 펄스형 신호는 멀티바이브레이터(930)의 반전 출력으로부터 유도된다. 그리고 이는 멀티바이브레이터(30)의 입력에서의 펄스상승에지에 대해 지연된 상승에지를 갖는 음의 방향으로 향하는 펄스를 구비하며 상기 지연정도는 저항(31)에 의해 조정 가능하다. 라인 편향의 위상은 비디오 신호에 대해 조정이 된다. 상기 상승에지의 위상은 위상 검출기 PD에 의해 귀선 신호의 상승 에지에 대해 결정된다.

47KΩ의 저항(34)이 스위치 S2와 위상 검출기 PD의 접속부와 접지 사에에 내장되어 있다. 순시 t₂후에 위상 검출기 PD의 출력 PC는 중간값을 갖지만, 나중에 생기는 로컬 펄스는 상기 출력에서 감소된다. 제어 루프가 차단된 10라인 주기 마지막 후에 신속한 포획을 위해 대략 루프가 폐쇄되었을 때 중간값은 신속하게 회복되는 것이 바람직하다. 이는 신호 LS의 공급을 차단 시키거나 또는 신호 HS가 정상적으로 인가 되는 검출기 PD의 입력에 펄스 에질을 인가시켜 이루어 질수 있다. 제3도의 회로에서 상기와 같은 펄스 에지는 저항 (34)에 의해 얻어진다. 루프와 스위치 S2가 다시 폐쇄된 다음 스위칭 소자에 의해 발생된 짧은 지연시간으로 멀티바이브레이터(30)의 출력*에서의 라인 동기 펄스의 상승 에지는 저항(34) 양단의 상승 에지를 발생시킨다. 제어 루프의 동작을 차단시키고 상기 차단의 마지막에서 중간값을 얻는 간단한 대책은 제3도에 사용된 집적 회로로는 가능하지 않다. 다시 말해 설정신호에 의해 검출기 PD의 동작을 차단시키는 간단한 대책이 불가능하다는 것을 알 수 있다. 따라서 출력 PC는 원하는 10개 라인 주기 동안 중간값으로 된다고 하면 필터 LF에 제어 신호를 공급하는 스위치 S1에 의한 차단과 마찬가지로 라인 동기 펄스의 공급을 하는 스위치 S2의 차단과 또한 상기 차단의 마지막에서 상술된 펄스 에지는 필요없게 된다. 그러나 PC74HC/HCT4046A는 상기와 같은 설정 펄스에 대한 입력을 갖고 있지 않다.

제3도의 회로는 필드 동기신호를 발생하기 위한 장치를 가질 수 있으며, 상기 장치는 도시되어 있지 않지만 동기 신호 HS를 발생하기 위해 설명된 장치와 유사하다. 얻어진 신호는 소정의 극성을 가지며, 시간에 대해 조정 가능한 펄스 에지들을 갖는다. 최상위 비트를 갖는 계수기 CT1의 출력에 펄스가 존재하며, 상기 펄스는 제1사전등화 펄스의 발생 바로 직후에 발생되며, 지속 시간은 10라인 주기라는 것을 알 수 있다.

상기 펄스는 필드 동기 회로에 인가되는 필드 동기 신호 VS로서의 기능을 한다.

인입 라인 주파수의 급속한 변화가 일어나는 경우 필터 LF에 의해 발생된 제어 신호는 보다 급속하게 변한다.

이는 회로 LD의 소자에 대해 허용될 수 있다. 제어 신호의 변화 속도를 제한 하기 위해 470nF의 캐패시터(35)와 반병렬 접속된 2개의 다이오드(36,37)의 직렬 회로가 필터 LF의 캐패시터(10,11)의 장치와 병렬로 장치된다. 만약 캐패시터(10,11) 양단의 전압이 다이오드의 변이 전압의 값 이상으로 한방향 또는 다른 방향으로 증가하는 경우 관련 다이오드는 도전 상태로 되어 캐패시터(35)는 천천히 충전이 되고 이는 상기 속도를 제한한다. 상기 보호 장치는 동기 회로의 양호한 특성으로 인해 필요하다는 것에 유의한다.

제3도의 회로의 몇가지 실시예의 구성은 본 발명을 위해 중요하지 않다는 것을 알 수 있다. 이느 주어진 값에도 해당된다. 특히 지속시간 T는 임의로 선택될 수 있고 소자 DE의 지연 시간이 지속 시간 T와 같아질 필요는 없다. 만약 지속시간 T가 매우 짧은 경우, CP단과 스위치 S3에 의한 보상이 엄격할 필요는 없다. 동기 신호의 공급을 하는 스위치 S2의 자단 대신에 검출기 PD에 대한 발진기의 제공은 직접 또는 라인 편향 회로 LD를 통해 직접 차단될 수 있으며 이는 같은 결과를 얻는다.

Claims (20)

1. 위상 제어 루프(PD,LF,OSC)를 구비한 화상 표시 장치의 라인 동기 회로에 있어서, 상기 위상 제어 루프는 로컬 라인 주파수 신호(LS)를 발생시키는 발진기(OSC)와, 상기 로컬 라인 주파수(LS)와 인입 라인 동기 신호(HS)를 수신하도록 접속되어 상기 로털 라인 주파수 신호(LS)와 인입 라인 동기 신호(HS)사이에서 결정된 위상차에 따라 위상 비교 데이터(PC,PP)를 공급하는 위상 비교단(PD)과, 상기 위상 비교 데이터(PC)를 수신하도록 접속되어 상기 로컬 라인 주파수 신호(LS)의 위상 및 주파수를 제어하기 위하여 상기 발진기(OSC)에 발진기 제어 신호를 공급하는 루프 필터(LF)를 포함하며, 상기 위상 비교단(PD)은 상기 로컬 라인 주파수 신호(LS) 및 인입라인 동기 신호(HS)의 펄스들의 에지에서 트리거 작용을 하는 위상 주파수 검출기를 구비하며, 또한 상기 라인 동기 회로는 상기 위상 비교 데이터(PP)를 수신 하도록 결합되어 상기 로컬 라인 주파수 신호(LS)와 인입라인 동기 신호(HS)사이의 위상 주파수 검출기(PD)에 의해 결정된 위상차가 소정값(T)보다 큰지 여부를 결정하는 결정 수단(DD,CS1,CT1,CT2,CS2)과 상기 위상 비교 테이타(PC)를 수신하도록 결합되어 적합한 위상 비교 데이터를 상기 루프 필터(LF)에 공급하는 차단 수단 (S1)을 더 포함하고, 상기 차단 수단(S1)은 상기 결정 수단(DD,CS1,CT1,CT2,CS2)이 상기 위상차가 상기 소정 값(T)보다 큼을 설정한 후 소정 시간 간격동안 위상 비교 데이터(PC)의 공급을 차단시키는 것을 특징으로 하는 라인 동기 회로.
2. 제1항에 있어서, 상기 위상 비교 데이터(PC)의 공급이 차단되는 시간 간격의 종단에서 상기 발진기 제어 신호에 상기 위상 비교 데이터(PC)의 공급이 실행될 때 라인 동기 신호(HS)의 두 개의 연속 펄스 사이에서 상기 발진기 제어 신호로 취해진 값과 거의 같은 값을 상기 발진기 제어 신호에 부여하는 수단(CP,S3)을 구비하는 것을 특징으로 하는 라인 동기 회로.
3. 제2항에 있어서, 상기 차단 수단은 상기 위상 비교 데이터(PC)를 수신하고 상기 적합한 위상 비교 데이터를 수신하도록 상기 루프 필터(LF)에 결합되어 상기 위상 주파수 검출기가 결정한 위상차가 상기 소정 값(T) 보다 크게 설정된 후 상기 시간간격동안 루프 필터(LF)로 위상 주파수 검출기의 위상 비교 데이터(PC)의 공급을 차단시키는 제1스위치(S1)을 구비하는 것을 특징으로 하는 라인 동기 회로.
4. 제3항에 있어서, 상기 제1스위치(S1)가 비도전 상태인 시간 간격내에 주파수 검출기(PD)로 상기 인입 라인 동기 신호(HS) 또는 로컬 라인 주파수 신호(LS)의 공급을 차단시키는 제2스위치(S2)를 더 구비하는 것을 특징으로 하는 라인 동기 신호.
5. 제4항에 있어서, 상기 제1 및 제2스위치(S1,S2)가 비도전 상태인 시간 간격의 종단에서 상기 위상 주파수 검출기(PD)의 한 입력에 펄스 에지를 인가하기 위한 수단(30)을 구비하는 것을 특징으로 하는 라인 동기 회로.
6. 제5항에 있어서, 위상 비교 데이터(PP)를 수신하도록 접속되어 지연된 위상 비교 데이터를 공급하는 펄스 지속시간 변별기(DD)와, 상기 지연된 위상 비교 데이터를 수신하도록 결합되어 위상 비교 데이터(PP)가 위상 차가 상기 소정값(T)보다 큼을 지시할 때 양 스위치들(S1,S2)를 차단하기 위해 제1 및 제2스위치(S1,S2)에 명령 신호를 공급하는 제어단(CS1,CT1,CT2,CS2)을 더 구비하는 것을 특징으로 하는 라인 동기 회로.
7. 제2항에 있어서, 상기 검출기의 위상 비교 데이터(PC)가 상기 값을 갖는 상태로 상기 위상 주파수 검출기(PD)를 설정하기 위한 설정 신호를 발생하는 수단을 구비하는 것을 특징으로 하는 라인 동기 회로.
8. 제1항에 있어서, 상기 위상 비교 데이터(PC)의 공급이 차단되는 시간 간격동안에 로컬라인 주파수 신호(LS)는 상기 위상 주파수 검출기로 결정된 위상차가 상기 소정 값보다 크게 설정되기 전의 주파수와 거의 같은 것을 특징으로 하는 라인 동기 회로.
9. 제8항에 있어서, 상기 간격동안 루프 필터(LP)의 입력 신호에 보상 신호를 부가하는 수단(CP,S3)을 더 포함하고, 상기 보상 신호는 위상차가 설정되는 검출 주기 동안 야기된 위상 비교 데이터(PC)의 편이를 거의 제어하는 것을 특징으로 하는 라인 동기 회로.
10. 제9항에 있어서, 상기 보상 신호를 부가하는 수단(CP,S3)은 상기 위상 주파수 검출기의 출력에 접속되어 루프 필터(LP)에 상기 보상 신호를 인가하는 인버터단(CP)을 포함하는 것을 특징으로 하는 라인 동기 회로.
11. 제6항 또는 10항에 있어서, 상기 제어 신호에 의해 유사하게 동작하여 상기 보상 신호를 루프 필터로 통과시키는(S3)을 특징으로 하는 라인 동기 회로.
12. 제1항에 있어서, 상기 위산 주파수 검출기(PD)에 의해 결정된 위상차가 상기 소정값 보다 크게 설정된 후에 발생하는 로컬 라인 주파수 신호(LS)의 제1펄스로 시작하는 시간 간격동안 상기 위상 비교 데이터(PC)의 공급을 차단키티는 수단을 더 구비하고, 상기 시간 간격은 적어도 필드 동기 간격과 동일 시간 간격을 갖는 것을 특징으로 하는 라인 동기 회로.
13. 제12항에 있어서, 상기 인입 라인 신호(HS)의 공급이 대략 10라인 주기동안 차단되는 것을 특징으로 하는 라인 동기 회로.
14. 제1항에 있어서, 상기 로컬 라인 주파수 신호(LS) 및 인입 라인 동기 신호(HS) 사이의 위상차에 관계없이 위상 비교 데이터(PC) 의 공급이 차단되는 시간 간격이 지연된 후 제2소정 시간 간격동안 상기 위상 비교 데이터(PC)의 공급을 인에이블 하는 수단을 특징으로 하는 라인 동기 회로.
15. 제4항 또는 14항에 있어서, 위상 비교 데이터(PC)의 공급이 차단된 후 제2소정기간 동안 상기 제2스위치(S2)가 도전 상태인 것을 특징으로 하는 라인 동기 회로.
16. 제1항에 있어서, 인입 라인 동기 신호(HS)의 주파수 변화에 발진기 제어 신호의 변화율을 한정하기 위해 루프 필터(LP) 에 수단(23,24)이 부가된는 것을 특징으로 하는 라인 동기 회로.
17. 제16항에 있어서, 이중 측면 리미터(36,37) 및 캐패시터(35)의 직렬배열이 루프 필터(LP)의 일부를 형성하는 캐패시터(11)와 병렬로 배열되는 것을 특징으로 하는 라인 동기회로.
18. 제1항에 있어서, 상기 인입 라인 동기 신호를 수신하도록 결합되어 소정 극성의 라인 동기 펄스들을 갖는 위상 주파수 검출기에 적합한 인입라인 동기 신호를 공급하기 위한 수단(26,27,28,29)을 더 포함하는 것을 특징으로 하는 라인 동기 신호.
19. 제1항에 있어서, 상기 인입 라인 동기 신호를 수신하도록 접속되어 시간에 대해 조절가능한 펄스 에지들을 가진 라인 동기 펄스들(HS)을 구비한 위상 주파수 검출기에 적합한 인입라인 동기 신호를 공급하기 위한 수단(30,31,32,33)을 더 포함하는 것을 특징으로 하는 라인 동기 신호.
20. 제6항에 있어서, 상기 제어단으로부터 필드 동기 신호((VS)를 구동하기 위한 수단(CT1)을 특징으로 하는 라인 동기 회로.

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