KR960006526B1 - 화상처리장치 및 그 외부 기억장치 - Google Patents

화상처리장치 및 그 외부 기억장치 Download PDF

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1996년05월17일
사토시 니시우미
도요후미 다카하시
구미코 기타가와
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닌텐도 가부시키가이샤
야마우치 히로시
가부시키가이샤 리코
히루마 겐지
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Abstract

내용 없음.

Description

화상처리장치 및 그 외부 기억장치
제1도는 본 발명의 일실시예를 나타낸 블럭도,
제2도는 제1도 실시예의 프로그램 기억장치에 미리 설정되는 프로그램 데이터의 일례를 나타낸 도해도,
제3도는 제1도 실시예에 있어서 칼라윈도우를 만드는 것을 나타낸 도해도,
제4도는 제1도 실시예의 CPU 인터페이스를 나타낸 블럭도,
제5도는 제1도 실시예의 타이밍 신호발생회로를 나타낸 도해도,
제6도는 제1도 실시예의 배경패턴 데이터의 일례를 나타낸 도해도,
제7도는 제1도 실시예의 오브젝트 데이터의 일례를 나타낸 도해도,
제8도는 제1도 실시예의 주/부 데이터 선택출력회로를 나타낸 블럭도,
제9도는 제1도 실시예의 우선순위회로를 나타낸 블럭도,
제10도는 제1도 실시예의 단일칼라부가 회로를 나타낸 블럭도,
제11도는 제1도 실시예의 화면범위 신호발생회로를 나타낸 블럭도,
제12A도 및 제12B도는 각각 제1윈도우만이 이네이블된 경우를 나타낸 도해도이며,제12A도는 내측을, 제12B도는 외측을 나타낸 도면,
제13A도 및 제13B도는 각각 제2윈도우만이 이네이블된 경우를 나타낸 도해도이며, 제13A도는 내측을, 제13B도는 외측을 나타낸 도면,
제14도는 제1윈도우 및 제2윈도우가 AND 상태에서 이네이블된 경우를 나타낸 도해도,
제15도는 제1윈도우 및 제2윈도우가 배타 OR 상태에서 이네이블된 경우를 나타낸 도해도,
제16도는 제1윈도우 및 제2윈도우가 배타 NOR 상태에서 이네이블된 경우를 나타낸 도해도,
제17도해도는 제1도 실시예의 연산제어회로를 나타낸 블럭도,
제18도해도는 제1도 실시예의 부 데이터 제어회로를 나타낸 블럭도,
제19도해도는 제1도 실시예의 주 데이터 제어회로를 나타낸 블럭도,
제20도해도는 제1도 실시예의 연산회로를 나타낸 블럭도
* 도면외 주요부분에 대한 부호의 설명
10 : 비디오 프로세서 12 : CPU
14 : 프로그램 기억장치 16 : CPU 인터페이스
18 : 래스터 스캔모니터 54 : 화상 데이터 기억장치
56 : 타이밍 신호발생회로 58 : 배경화면 데이터 발생회로
60 : 동화면 데이터 발생회로 62 : 주/부 데이터 선택출력회로
74 : 우선순위회로 86 : 데이터 셀렉터
88 : 단일칼라 부가회로 100 : 부 데이터 제어회로
102 : 주 데이터 제어회로 104 : 화면범위 신호발생회로
140 : 연산제어회로 182 : 부 데이터 레지스터
188 : 주 데이터 레지스터 190 : 연산회로
216 : 영상신호 작성회로
본 발명은 화상처리장치에 관한 것으로, 특히 TV 게임등에 이용되어 도트마다의 칼라 데이터에 따라서 표시장치의 화면상에 칼라화상을 표시하는 화상처리장치에 관한 것이다.
이런 종류의 화상처리장치의 일례가 소화 59년(1984년) 7월 7일부로 공개된 특개소 59-118184호 공보(1989년 4월 25일부로 발행된 미합중국 특허 제4,824,106호에 대응)에 개시되어 있다.
이 종래 기술에 있어서는 동화면(오브젝트) 및 배경화면(정지화면)을 조합하여 래스터 스캔모니터의 화면상에 칼라화상을 표시하지만, 동화면 및 배경화면에는 각각 우선순위가 결정되어 있어 동화면과 배경화면이 겹치는 위치에는 높은 우선순위를 갖는 동화면 또는 배경화면만이 표시된다.
이 경우 낮은 우선순위를 갖는 동화면 또는 배경화면은 표시되지 않기 때문에 2개의 화상이 겹쳐져 보이는 상태나 유리와 같이 투명한 물체는 표시할 수 없었다.
상기 종래 기술에 있어서 래스터 스캔모니터의 한개 컬러의 프레임으로 동화면을 표시하도록 하면 외관상 동화면과 배경화면이 겹쳐지도록 표시할 수가 있다.
그러나 이 방법에 의해서도 마찬가지로 상기와 같이 투명한 물체를 표시할 수는 없었다.
또한 투명한 물체를 표시하기 위해서는 동화면과 배경화면이 겹쳐진 상태를 나타내는 변경된 후의 칼라데이터를 원래의 칼라 데이터와는 별개로 저장하는 메모리를 설치하면 투명한 물체를 표시하는 것이 가능하게된다.
그런 까닭에 본 발명의 주된 목적은 복수의 화상이 겹친 상태를 표시할 수 있는 화상처리장치를 제공하는데있다.
본 발명의 다른 목적은 투명한 물체를 표시할 수 있는 화상처리장치를 제공하는데 있다.
본 발명은 간단히 말하면 도트마다의 칼라 데이터에 따라서 표시장치에 칼라화상을 표시하는 화상처리장치에 있어서, 제1화상에 대해 도트마다의 제1칼라 데이터를 발생시키는 제1화상 데이터 발생수단, 제2화상에 대해서 도트마다의 제2칼라 데이터를 발생시키는 제2화상 데이터 발생수단, 제1칼라 데이터와 제2칼라 데이터로 소정의 연산을 실행하는 연산수단 및 연산수단으로부터의 출력 데이터를 영상신호로 변환시켜 표시장치에 부여하는 영상신호 발생수단을 구비한 화상처리장치이다.
제1화상 데이터 발생수단 및 제2화상 데이터 발생수단에서 각각 출력되는 제1칼라 데이터 및 제2칼라데이터가 연산수단에 부여되고, 연산수단에서는 예를들어 제1칼라 데이터 및 제2칼라 데이터의 평균치를 연산하여 제1화상 및 제2화상이 겹쳐진 상태를 나타낸 칼라 데이터를 출력한다.
이 칼라 데이터가 영상신호 발생수단에 부여되고, 영상신호 발생수단은 그것에 의거하여 RGB 신호 또는 콤포지트 비디오신호를 발생시겨 그것을 표시장치 예를들면 래스터 스캔모니터에 부여한다.
따라서 래스터 스캔모니터의 화면상에는 제1화상 및 제2화상이 겹쳐진 색으로 표시된다.
본 발명에 의하면 간단한 구성으로 복수의 화상이 겹친 상태를 표시할 수 있다.
따라서 유리와 같이 투명한 물체를 표시하는 것도 가능하다.
또 본 발명에 의하면 겹친 상태에서의 칼라 데이터를 메모리에 미리 기억시켜둘 필요가 없기 때문에 메모리 용량의 증대없이 투명한 물체를 표시할 수 있다.
그러므로 본 발명의 화상처리장치는 특히 TV 게임장치에 적합하다.
화상처리장치에 사용되는 외부 기억장치는 동화면 캐릭티 및 배경화면 캐릭터의 캐릭터 데이터를 저장하기 위한 캐릭터 데이터 기억수단과 칼라연산동작을 실행함에 따라 칼라연산 프로그램을 기억하기 위한 칼라연산 프로그램 기억수단으로 구성된다.
제1칼라 데이터 발생수단 및 제2칼라 데이터 발생수단은 각각 외부 기억장치로부터 캐릭터 데이터를 리드함에 따라 제1화상 데이터의 제1칼라 데이터 및 제2화상 데이터의 제2칼라 데이터를 발생한다.
이 연산수단은 제1칼라 데이터 및 제2칼라 데이터를 사용하여 외부 기억장치로부터 연산 프로그램을 리드하는 것에 의해 지정된 연산동작을 실행한다.
또한 이 연산수단은 복수의 연산기능을 포함하고, 이 칼라연산 프로그램은 복수의 연산기능중의 하나를 특정화하기 위한 데이터를 포함한다.
그러므로 이 연산수단은 연산기능 특정화 데이터에 의해 특정화된 연산기능에 따라 연산동작을 실행한다.
또한 칼라연산 프로그램은 상기 디스플레이의 화면상에 범위를 특정화하는 데이터를 발생하기 위한 범위데이터 프로그램을 포함하고, 연산수단은 상기 범위 데이터에 의해 특정화된 범위에서 연산동작을 실행한다.
또 칼라연산 프로그램은 단일칼라로서의 디스플레이의 전체화면중의 칼라를 특정화하는 단일칼라 데이터를 발생하기 위한 단일칼라 데이터 프로그램을 포함하고 연산수단은 제1칼라 데이터 및 제2칼라 데이터중의 적어도 하나 및, 단일칼라 데이터에 따라 발생된 단일칼라 데이터를 사용해서 연산동작을 실행한다.
본 발명의 상기 목적과 기타 목적, 특징 및 이점은 도면을 참조하여 다음의 실시예를 상세히 설명하면 더욱 분명해진다.
제1도를 참조하면, 이 실시예의 비디오 프로세서(10)는 CPU(12)와 결합되고, CPU(12)는 예를들면 착탈식의 메모리 카트리지로 된 프로그램 기억장치(14)로부터의 프로그램 데이터에 따라서 비디오 프로세서(10)에 포함되는 CPU 인터페이스(16)를 통해 그 프로그램에 따라서 래스터 스캔모니터(18)의 화면상에 화상이 표시되도록 후술하는 비디오 프로세서(10)의 각 콤포넌트에 필요한 신호나 데이터를 부여한다.
이러한 CPU(12)로는 예를들면 16비트의 마이크로 프로세서가 이용된다.
상기와 같이 착탈식 카트리지로 된 프로그램 기억장치(14)는 예를들면 게임의 실행에 필요한 프로그램 데이터 및 그 게임을 위한 동화면 캐릭터 및 배경화면 캐릭터의 캐릭터 데이터가 미리 기억되어 있는 메모리를 포함한다.
제2도와 같이 프로그램 데이터는 전형적으로 ROM으로 구성되는 프로그램 메모리(14a)에 기억되고, 캐릭터 데이터는 전형적으로 RAM으로 구성되는 캐릭터 메모리(14b)에 기억된다.
프로그램 메모리(14a)에는 게임의 실행에 필요한 다른 프로그램과 함께 칼라연산 프로그램이 포함되고, 이 칼라연산 프로그램에는 단일칼라 데이터 R, G, B, 연산지정 데이터 ADDSUB, 평균치 지정 데이터 HLFEN, 연산화면 지정 데이터 ADNOBJ-ADNBAC, 단일칼라부가 이네이블신호 SCADD, 주화면 설정데이터 ASWO 1, 부화면 설정 데이터 BSWO 1, 주화면 지정 데이터 OBJM-BG4M, 부화면 지정 데이터OBJS-BG4S, 제1윈도우 지정 데이터 WAP 1,2, 제2윈도우 지정 데이터 WBP 1, P2, 제1윈도우 내의 지정 데이터 WAIO, 제2윈도우내의 지정 데이터 WBIO, 제1윈도우 이네이블신호 WAEN, 제2윈도우 이네이블신호 WBEN 및 선택 데이터 WLS 1,2 등을 포함한다.
단일칼라 데이터 R, G, B는 동화면 OBJ 및 제1-제4배경화면 BG1-BG4 중 어느 하나가 표시되지 않을때 백칼라로서 적, 녹, 청의 어느 하나를 부가할 수 있지만, 부가되는 그 백칼라의 계조(gradation)를 나타내는 5비트의 데이터이다.
연산지정 데이터 ADDSUB는 후술하는 연산회로에 있어서 가산하는지, 또는 감산하는지를 나타내는 1비트의 데이터이다.
평균치 지성 데이터 HLFEN은 후술하는 연산회로에 있어서 평균치를 구할지의 여부를 지정하는 1비트의 데이터이다.
연산화면 지정 데이터 ADNOBJ-ADNBAC는 부화면 데이터가 가산되는 피가산 데이터를나타내며, 각각 1비트의 지정 데이터 ADBOBJ, ADNBG1, ADNBG2, ADNBG3, ADNBG4 및 ADNBAC를 포함한다.
또한 연산화면 지정 데이터 ADNBAC는 상기의 백칼라인 것을 나타낸다.
단일칼라부가 이네이블신호 SCADD는 상기의 백칼라를 부가할지의 여부를 나타내는 1비트의 데이터이다.
주화면 설정 데이터 ASW0 및 ASW1은 후술하는 주데이터 제어회로에 부여되는 각각 1비트의 데이터이며, 부화면 설정 데이터 BSW0 및 BSW1은 후술하는 부데이터 제어회로에 부여되는 각각 1비트의 데이터이다.
주화면 지정 데이터 OBJM-BG4M은 어느 화면을 주화면으로서 지정하고 있는가를 나타내는 데이터이며, 각각 1비트인 지정 데이터 OBJM, BG1M, BG2M, BG3M 및 BG4M을 포함한다.
그리고 부화면 지정 데이더 OBJS-BG4S는 어느 화면을 부화면으로서 지정할까를 나타내는 데이터이여, 각각 1비트의 지정 데이터 OBJS, BG1S, BG2S, BG3S 및 BG4S를 포함한다.
또한 이 실시예에서는 제3도와 같이 비디오 프로세서(10)에 결합되는 래스터 스캔모니터(18)상에서 2개의 윈도우 WA 및WB를 설정하고, 그 윈도우 WA 및 WB의 내측 또는 외측에 있어서 칼라연산을 행할수있다.
그리고 제1윈도우 설정 데이터 WAP 1,2는 각 라인마다에 설정되어 제1윈도우 WA의 과측단 위치 및 우측단 위치를 나타내는 데이터이며, 제2윈도우 설정 데이터 WBP1,2는 마찬가지로 제2윈도우 WB의 좌측단 위치 및 우측단 위치를 나타내는 데이터이다.
그리고 제1윈도우내의 지정 데이터 WAPIO 및 제2윈도우 내외 지정 데이터WBPIO는 각각 제1윈도우 WA 및 제2윈도우 WB의 내측인지 외측인지를 나타내는 1비트의 데이터이다.
제1윈도우 WA를 이네이블할때 제1윈도우 이네이블신호 WAEN이, 제2윈도우 WB를 이네이블할때 제2윈도우 이네이블신호 WBEN이 각각 1비트의 데이터로서 설정된다.
그리고 선택 데이터 WLS1 및 WLS2는 후술하는 멀티플렉서(132)(제11도)의 선택신호로서 이용된다.
이러한 프로그램 데이터가 프로그램 기억장치(14)에서 CPU(12)에 의해 리드되어 CPU 인터페이스(16)를 통해서 출력된다.
CPU 인터페이스(16)는 CPU(12)의 어드레스로부터 어드레스 데이터를 받는 어드레스 디코더(20) 및CPU(12)의 데이터 버스로부터 데이터를 받는 데이터 래치(24)를 포함한다.
어드레스 디코더(20)는 CPU(12)로부터의 어드레스를 디코드해서 제4도에 나타낸 각 래치의 래치 이네이블신호를 출력한다.
이들 래치 이네이블신호가 게이트회로(26)를 구성하는 AND 게이트(26a)-(26i)의 각각의 한쪽 입력에 부여되고, AND 게이트(26a)-(26i)의 각각의 다른 한쪽 입력에는 CPU(12)로부터의 라이트신호 WRlTE(“-”는 반전신호로 이하 “/”로 나타낸다)가 인버터에 의해 반전되어 부여된다.
이 라이트신호 /WRITE의 반전신호는 또한 데이터 래치(24)에도 부여되어 래치신호로서 작용한다.
CPU(12)에서 데이터 버스로 제1윈도우 좌측단 위치 데이터 WAP1이 출력될때, 어드레스 버스에는 데이터 래치(28)를 지정하는 어드레스가 출력되고, 어드레스 디고더(20)에서 게이트회로(26)의 AND 게이트(26f)에 “1”이 출력된다.
따라서 데이터 래치(24)에 래치된 제1윈도우 좌측단 위치 데이터 WAP1이 데이터 래치(28)에 래치된다.
마찬가지로 하여 제1윈도우 우측단 위치 데이터 WAP2, 제2윈도우 좌측단 위치 데이터 WBP1 및 제2윈도우 우측단 위치 데이터 WBP2가 어드레스 디코더(20)로부터의 출력, 즉 AND 게이트(26g)(26h)(26i)로부터의 신호에 응답하여 데이터 래치(30)(32)(34)로 래치된다.
또 데이터 래치(36)(38)(40)에는 CPU(12)에서 출력된 단일칼라 데이터 R, G, B가 각각 래치되지만, 이 단일칼라 데이터는 5비트인 한편, 데이터 래치(24)는 8비트이기 때문에 CPU(12)로부터 상위 3비트에는 데이터 래치(36)(38) 또는 (40)의 어느 하나를 나타내는 데이터가 출력된다.
이때 동시에 어드레스 디코더(20)로부터는 디코더(42)를 지정하는 신호가 출력되고 있기 때문에 이 상위3비트가 디고더(42)에 의해 디코드되고, 디코더(42)에서 데이터 래치(36)(38)(40)중 하나를 이네이블하는 신호가 출력된다.
단 데이터 래치(36)-(40)에 동일한 데이터를 라이트할때에는 모든 데이터 래치(36)-(40)를 지정하는 출력이 얻어지고, 따라서 데이터 래치(36)-(40)에는 전부 같은 계조 데이터가 래치되게 된다.
그리고 데이터 래치(44)(46)(48)(50)(52)에는 제4도와, 또 앞서 설명한 바와같이 CPU(12)가 프로그램 데이터 기억장치(14)에서 리드한 각각의 데이터 내지 신호가 래치되지만 여기서는 반복을 생략하였다.
예를들어 64K 바이트의 SRAM(Static Random Access Memory)으로 된 화상 데이터 기억장치(54)는 스크린 RAM 및 캐릭터 RAM을 포함하며, 캐릭터 RAM에는 프로그램 기억장치(14)의 캐릭터 메모리(14b)로부터의 그래픽 데이터(도트 데이터)가 CPU(12) 및 CPU 인터페이스(16)를 통해서 전송된다.
비디오 프로세서(10)는 타이밍 신호발생회로(56)를 포함하며, 이 타이밍 신호발생회로(56)는 예를들면21.47727MHz의 기본클럭을 받아 이 기본클럭을 예를들어 카운터, 디코더, 논리회로등에서 처리함으로써 필요한 타이밍신호를 작성하여 이 비디오 프로세서(10)에 포함되는 각 콤퍼넌트에 부여한다.
예를들어 기본클럭이 1/2 분주되면 타이밍신호 /10M이 얻어진다.
이 타이밍신호 /10M이 또 1/2 분주된 신호가 래스터 스캔모니터(18)의 화면상의 1도트(픽셀)의 표시 사이에 해당하는 타이밍신호 /5M으로 된다.
따라서 이 타이밍신호 /5M을 카운트함으로써 모니터(18)의 화면상 수직방향위치(V위치) 및 수평방향위치(H위치)를 나타내는 V위치 데이터 Vp 및 H위치 데이터 Hp가 얻어진다.
타이밍 신호발생회로(56)는 또한 이 V위치 데이터 Vp 및 H위치 데이터 Hp에 의거하여 래스터 스캔모니터(18)에 필요한 동기신호 Vsync 및 Hsync를 작성하여 이들을 후술하는 영상신호 작성회로에 부여한다. 그리고 타이밍 신호발생회로(56)는 래스터 스캔모니터(18)의 스캔중(표시기간중)에 “1”로 되는 신호 HVFIELD를 출력하는 동시에 각 수평 스캔의 개시시에 “1”로 되는 타이밍신호 WCLD를 출력한다.
신호 HVFIELD는 후술하는 주 데이터 제어회로 및 부 데이터 제어회로에 부여되고, 신호 WCLD는 후술하는 범위 신호발생회로에 부여된다.
배경화면 데이터 발생회로(58)는 CPU 인터페이스(16)를 동해서 CPU(12)에서 부여된 프로그램 데이터에 따라서 프로그램 기억장치(14)의 프로그램 메모리(14a)에서 배경화면(정지화면)의 패턴 데이터(캐릭터 코드)를 리드하고, 이 패턴 데이터에 의거하여 화상 데이터 기억장치(54)에서 배경화면의 그래픽 데이터를 리드하여 그것을 배경화면 데이터 BG1, BG2, BG3, BG4로서 출력한다.
즉 화상 데이터 기억장치(54)의 배경패턴 데이터 영역에는 제6도에 나타낸 배경화면 패턴 데이터가 캐릭터마다에 기억된다.
한개의 캐릭터를 나타내는 배경 캐릭터 데이터는 10비트의 네임 데이터(캐릭터 코드), 3비트의 속성 데이터, 1비트의 우선 데이터 및 2비트의 플립 데이터가 포함된다.
배경화면 데이터 발생회로(58)에서는 타이밍 신호발생회로(56)로 부터의 H위치 데이터 Hp 및 V위치 데이터 Vp에 의거하여 래스터 스캔모니터(18)의 화면상 각 라인위치에 대응하는 화상 데이터 기억장치(54)내의 배경패턴 영역의 어드레스치를 산출하고 그 어드레스치에 의해 지정되는 화상 데이터 기억장치(54)에서앞서의 네임 데이터에 표시되는 캐릭터를 구성하는 그래픽 데이터(도트 데이터)가 출력된다.
복수의 배경화면 셀을 표시할 경우, 셀의 수에 따라서 상기 네임 데이터 및 우선 데이터의 리드를 반복하여 각각의 배경화면 셀에 대응하는 도트 데이터를 우선 데이터와 함께 출력한다.
이 실시예에서는 4개의 셀의 배경화면이 동시에 출력될 수 있기 때문에 이 배경화면 데이터 발생회로(58)로부터는 제1, 제2, 제3, 제4배경화면 데이터 BG1, BG2, BG3, BG4가 출력된다.
동화면 데이터 발생회로(60)는 도시하지 않았지만 OAM(object Attribute Memory)을 포함하고 이 OAM은 128개의 오브젝트 데이터(속성 데이터)를 기억한다.
이 오브젝트 데이터는 제7도와 같이 합계 34비트로 이루어지고, 9비트의 오브젝트 지정 데이터(네임 데이터), 8비트의 V위치 데이터, 9비트의 H위치 데이터, 3비트의 칼라 데이터, 2비트의 우선 데이터, 2비트의 플립 데이터 및 1비트의 사이즈 선택 데이터를 포함한다.
OAM에서 리드되어 출력된 오브젝트 데이터에 포함되는 네임 데이터 및 위치 데이터 및 타이밍 신호발생회로(56)로부터의 V위치 데이터에 의거하여 화상 데이터 기억장치(54)내의 캐릭터 데이터 영역이 어드레스 지정되고, 따라서 화상 데이터 기억장치(54)로부터는 그 캐릭터의 그래픽 데이터(도트 데이터) 및 우선데이터가 출력된다.
이와같이 하여 동화면 발생회로(60)로부터는 동화면 데이터 OBJ가 출력된다.
타이밍 신호발생회로(56)로부터의 타이밍신호 /5M이 상기 동화면 데이터 OBJ 및 배경화면 데이터 BG1-BG4와 함께 주/부 데이터 선택출력회로(62)에 부여된다.
이 주/부 데이터 선택출력회로(62)에는 CPU 인터페이스(16)를 통해서 CPU(12)에서 부여되는 주화면 지정 데이터 OBJM-BG4M 및 부화면 지정 데이터 OBJS-BG4S가 부여된다.
따라서 주/부 데이터 선택출력회로(56)는 그 주화면 지정 데이터 및 부화면 지정 데이터에 따라서 동화면데이터 OBJ 및 배경화면 데이터 BG1-BG4의 어느쪽을 주화면으로 할까 또는 어느쪽을 부화면으로 할까를 결정하여 타이밍신호 5M마다에 시분할적으로 번갈아 주 데이터 및 부 데이터로서 출력한다.
상세하게 설명하면 이 주/부 데이터 선택출력회로(62)는 제8도와 같이 선택게이트회로(64a)-(64e)를포함한다.
각 선택게이트회로(64a)-(64e)는 각각 같은 회로구성을 가지며, 제8도에서는 1개의 선택게이트회로(64a)가 다른 것을 대표해서 상세히 나타나 있기 때문에 여기서는 선택게이트회로(64a)에 대해서 설명하고, 다른 선택게이트회로(64b)-(64e)에 대해서는 그 설명을 생략한다.
선택게이트회로(64a)는 동화면 데이터 발생회로(60)로부터의 동화면 데이터 OBJ의 각 비트릍 각각의 한쪽 입력으로 받는 AND 게이트(66)를 포함하고, 이 AND 게이트(66)의 각각의 다른 한쪽 입력에는 OR 게이트(68)의 출력이 부여된다.
OR 게이트(68)의 2입력으로는 AND 게이트(70) 및 (72)의 각각의 출력이 부여된다.
AND 게이트(70)의 한쪽 입력에는 CPU 인터페이스(16)를 통해서 출력되는 주화면 지정 데이터 OBJM이 부여되고, 다른 한쪽 입력에는 타이밍 신호발생회로(56)로부터의 타이밍신호 5M이 부여된다.
또 AND 게이트(72)의 한쪽 입력에는 CPU 인터페이스(16)로부더의 부화면 지정 데이더 OBJS가 부여되고, 다른 한쪽 입력에는 타이밍 신호발생회로(56)로부터의 타이밍신호 /5M이 부여된다.
따라서 동화면이 주화면으로서 설정되면, 주화면 지정 데이터 OBJM이“1”로 되고, 부화면 지정 데이터의 OBJS가 “0”으로 된다.
따라서 AND 게이트(66)로부터는 타이밍신호 5M에 동기하여 동화면 데이터 OBJ가 출력된다.
또 동화면이 부화면으로서 설정되면 부화면 지정 데이터 OBJS가 “1”로 되기 때문에 AND 게이트(66)로부터는 타이밍신호 /5M에 동기하여 동화면 데이터 OBJ가 출력된다.
마찬가지로 제1배경화면, 제 2 배경화면, 제 3 배경화면 또는 제 4 배경화면이 주화면으로 설정되었을때에 주화면 지정 데이터 BG1M, BG2M, BG3M 또는 BG4M이 “1”로 설정되기 때문에 선택게이트회로(64b)(64c)(64d)(64e)로부터는 타이밍신호 5M에 동기하여 배경화면 데이터 BG1, BG2, BG3, BG4가 출력된다.
또 제1배경화면, 제 2 배경화면, 제 3 배경화면, 제 4 배경화면이 부화면으로서 설정되었을때에 부화면 지정데이터 BG1S, BG2S, BG3S 또는 BG4S가 “1”로 설정되기 때문에 타이밍신호 /5M에 동기하여 선택게이트회로(64b)(64c)(64d)(64e)에서 배경화면 데이터 BG1, BG2, BG3, BG4가 출력된다.
이와같이 하여 주/부 데이터 선택출력회로(62)로부터는 타이밍신호 5M이 “1”일때 주화면 데이터를 출력하고, 타이밍신호 /5M이 “0”일때 부화면 데이터를 출력한다.
주/부 데이터 선택출력회로(62)로부터의 주화면 데이터 및 부화면 데이터가 우선순위회로(74)에 부여된다.
또한 주/부 데이터 선택출력회로(62)로부터 우선순위회로(74)로 부여되는 각각의 데이터는 기본적으로는그래픽 데이터(도트 데이터) 및 우선 데이터를 포함한다.
단, 이들의 그래픽 데이터를 대신에 칼라코드(제6도 및 제7도) 및 팔레트 데이터가 출력되는 일도 있다.
우선순위회로(74)는 동화면이나 배경화면이 겹쳐졌을때에 우선 데이터로 나타내는 우선순위보다. 높은 데이터를 출력시키기 위한 회로이며, 구체적으로는 제9도와 같이 구성된다.
즉, 우선순위회로(74)는 투명검출회로(76a)(76b)(76c)(76d)(76e)를 포함하고, 이들은 각각 동화면 데이터OBJ, 배경화면 데이터 BG1, BG2, BG3, BG4에 대응한다.
또한 이들 투명검출회로(76a)-(76e)는 동일한 회로구성을 가지며, 제9로에 있어서는 투명검출회로(76a)만이 다른 것을 대포해서 상세히 나타나 있지만, 여기서는 투명검출회로(76a)를 설명하고 다른 투명검출회로(76b)-(76e)에 대해서는 상세한 설명을 생략한다.
투명검출회로(76a)는 OR 게이트(78)를 포함하고, 그 OR 게이트(78)의 각 입력에는 동화면 데이터 OBJ의 각 비트가 부여되어 이 OR 게이트(78)의 출력이 투명검출신호로서 우선회로(80)에 부여된다.
투명검출회로(76a)는 또한 각각이 동화면 데이터 OBJ의 각 비트를 받는 트라이 스테이트 게이트(82)를포함한다.
동화면 데이터 OBJ의 각 비트가 전부 “0”일때 동화면을 표시하지 않은 상태, 즉 동화면이 투명하다고 정의되고 있기 때문에 우선회로(80)에서는 투명검출회로(76a)-(76e)에 포함되는 OR 게이트(78)의 출력이“1”인 데이터에 대해서만 우선순위를 결정한다.
트라이 스테이트 게이트(82)는 우선순위회로(74)에 별개로 입력되어 있는 동화면 데이터 OBJ 및 배경화면 데이터 BG1, BG2, BG3, BG4를 한개의 복합화상 데이터로서 출력시키기 위한 것이다.
즉 우선회로(80)에 있어서 투명검출회로(76a)-(76e)의 출력이 “1”인 데이터중에 최우선 데이터를 검출하여 그 복합화상 데이터 식별신호를 “0”으로 함으로써 최우선의 화상 데이터를 출력한다.
예를들어 동화면 데이터 OBJ의 우선 데이터에 있어서 그 동화면 데이터가 최우선으로 표시되도록 설정되어 있고 투명검출회로(76a)의 OR 게이트(78)의 출력이“1”인 경우, 우선회로(80)에서 출력되는 /OBJSEL이 “0”으로 되고, 다른 복합화상 데이터 식별신호 /BG1SEL, /BG2SEL, /BG3SEL, /BG4SEL, /BAC가 전부 “1”로서 출력된다.
이에 따라 투명검출회로(76a)에 포함되는 트라이 스테이트 게이트(82)가 열리고, 이 우선순위회로(74)로부터는 동화면 데이터 OBJ만이 출력된다.
또한 복합화상 데이터 식별신호 /BACK는 동화면 데이터 OBJ도 배경화면 데이터 BG1-BG4도 출력되고 있지 않음을 나타내는 신호이며, 이 경우에는 백칼라가 표시된다.
단, 앞서 설명한 바와같이 이들의 데이터는 주/부 데이터 선택출력회로(62)에 의해 주 데이터 또는 부 데이터로서 시분할적으로 출력되고 있기 때문에, 이 우선순위회로(74)에 있어서는 주 데이터 및 부 데이터에 대해서 각각 우선순위가 결정된다.
만약 우선순위회로(74)로부터의 복합 데이터에 그래픽 데이터가 아닌 칼라코드 및 팔레트 데이터가 포함될때에는 그 데이터는 칼라 RAM(84)에 부여된다.
칼라 RAM(84)는 CPU 인터페이스(16)를 통해서 CPU(12)에서 얻어지는 8비트의 팔레트 선택 데이터를 받아 우선순위회로(74)에서 출력되는 칼라코드 및 팔레트 데이터를 각 칼라 5비트, 합계 15비트의 칼라 데이터(계조 데이터)로 변환시킨다.
즉 칼라 데이터는 적, 녹, 청에 대해서 각각 5비트로 지정되는 계조를 가지며, 따라서 칼라 데이터는 합계15비트로 구성된다.
주/부 선택출력회로(62), 즉 우선순위회로(74)로부터의 복합 데이터가 그래픽 데이터일때, 이 그래픽 데이터는 직접 데이터 셀렉터(86)로 부여된다.
데이터 셀렉터(86)에는 CPU(12)에서 직접 모드 또는 간접모드를 “1” 또는 “0”으로 구별하는 모드신호가 입력된다.
데이터 셀렉터(86)는 그 모드신호 “0”에 응답하여 칼라 CPU(84)으로부터의 15비트의 칼라 데이터를 출력하고, 모드신호 “1”에 응답하여 우선순위회로(74)로 부터의 15비트의 칼라 데이터를 출력한다.
단, 주 데이터 및 부 데이터는 각각의 경로로 출력되어 부 데이터는 단일칼라 부가회로(88)로 부여된다.
단일칼라 부가회로(88)는 제4도의 CPU 인터페이스(16)에 포함되는 데이터 래치(36)(38)(40)에서 출력되는 백칼라 데이터를 또한 받는다.
그리고 부화면 데이터가 없는 부분에 백칼라 데이터를 칼라 데이터로서 부가하든가 또는 부 데이터를 백칼라 데이타로 완전히 바꾼다.
단일칼라 부가회로(88)는 구체적으로는 제10도에 나타나 있다.
즉, CPU 인터페이스(16)에서 적, 녹, 청의 각 5비트 K 백칼라 데이터가 데이터 셀렉터(90)에 부여되고, 데이터 셀렉터(86)(제1도)로부터의 적, 녹, 청의 각 5비트의 칼라 데이터가 래치회로(92)를 통해서 데이터셀렉터(90)로 부여된다.
래치회로(92)는 DFF에 의해 구성되고, 타이밍신호 /10M에 응답하여 데이터 셀렉터(86)로부터의 칼라 데이터를 래치한다.
또 우선순위회로(74)로부터의 복합화상 데이터 식별신호 /BACK 및 타이밍신호 /10M가 DFF(94)로 부여되고, 이 DFF(94)는 타이밍 조정을 위해 사용된다.
즉, DFF(94)는 타이밍신호 /10M에 응답하여 우선순위회로(74)로부터의 식별신호 /BACK를 래치한다.
이 DFF(94)의 출력 /Q가 OR 게이트(96)를 통해서 데이터 셀렉터(90)의 선택신호 입력으로 부여되고,DFF(94)의 출력 /Q가 OR 게이트(98)의 한쪽 입력으로 부여된다.
OR 게이트(98)의 다른 한쪽 입력으로는 NOR 게이트(96)와 마찬가지로 CPU 인터페이스(16)를 통해서CPU(12)에서 부여되는 상기 신호 SCADD가 인버터에 의해 반전되어 부여된다.
신호 SCADD가 “0”으로 설정되고 있을때 NOR 게이트(96)의 출력은 “0”으로 되고, 데이터 셀렉터(90)는백칼라 데이터를 선택하여 출력한다.
또 신호 SCADD가 “1”로 설정되었을때 NOR 게이트(96)의 출력은 신호 /BACK에 의존한다.
그리고 앞서 설명한 바와같이 신호 /DFF는 어느 화상 데이터도 없다는 것을 나타내는 신호이며, 이 신호는 NOR(94)에 의해 부 데이터로서 타이밍 조정된 후 NOR 게이트(96)로 부여된다.
따라서 부 데이터에 화상 데이터가 없는 상태에서는 데이터 셀렉터(90)는 백칼라 데이터를 선택하고, 부 데이터로서 어느 하나의 화상 데이터가 있을 경우 데이터 셀렉터(90)는 그 칼라 데이터를 츨력한다.
이와같이 하여 단일칼라 부가회로(88)는 어떠한 화상 데이터도 없을때 부 데이터로서 백칼라 데이터를 부여한다.
이때 OR 게이트(98)로부터는 부 데이터로서 백칼라 데이터를 선택했다는 것을 나타내는 신호 SBCK가출력된다.
단일칼라 부가회로(88)로부터의 부 데이터가 부 데이터 제어회로(100)에 부여되고, 데이터 셀렉터(86)로부터의 주 데이터가 주 데이터 제어회로(102)에 부여된다.
여기서 화면범위 신호발생회로(104)에 대해서 설명한다.
화면범위 신호발생회로(104)는 래스터 스캔모니터(18)의 화면상의 칼라윈도우 범위를 설정하기 위한 신호 CW를 출력하기 위한 회로이다.
구체적으로는 제11도와 같이 구성되고 이 화면범위 신호발생회로(104)는 카운터(106)의 클럭입력으로는 타이밍 신호발생회로(56)로부터의 타이밍신호 5M이 부여된다.
따라서 카운터(106)는 래스터 스캔모니터(18)의 화면상의 1도트마다에 그 카운터치를 갱신한다.
카운터(106)의 리세트 입력으로는 타이밍 신호발생회로(56)로부터의 신호 WCLD가 부여되며, 따라서 카운터(106)는 각 수평주사의 개시마다 리세트되어 클럭신호 5M에 의해 순차 인크리멘트된다.
카운터(106)의 출력은 제1윈도우회로(108a) 및 제2윈도우회로(108b)에 부여된다.
단, 제11도에서는 제1윈도우회로(108a)만이 상세히 도시되었지만, 양쪽은 같은 구성으로 되어 있기 때문에 여기서는 윈도우회로(108a)에 대해서만 설명한다.
제 1윈도우 회로(108a)는 2개의 일치검출회로(110)(112)를 포함하고, 카운터(106)의 카운터치가 일치검출회로(1l0)(112) 각각의 한쪽 입력으로 부여된다.
일치검출회로(110)(112) 각각의 다른 한쪽 입력으로는 CPU 인터페이스(16)의 데이터 래치(28)(30)로부터의 제1윈도우 좌측단 제1데이터 WAP1및 WAP2가 부여된다.
일치검출회로(110)는 좌측단 위치 데이터 WAP1과 카운터(106)의 카운터치를 비교하여 양쪽이 일치한 시점에서 RS-FF(114)에 세트입력을 부여한다.
마찬가지로 일치검출회로(112)는 카운터(106)의 카운터치와 우측단 위치 데이터 WAP2를 비교하여 양쪽이 일치한 시점에서 RS-FF(116)를 세트한다.
RS-FF(114)(1l6)는 카운터(106)와 마찬가지로 신호 WCLD에 의해 리세트되고 있기 때문에 각각 세트입력이 부여된 시점에서 출력 Q가 “1”로 된다.
단, RS-FF(116)로부터는 출력 /Q가 출력되기 때문에 세트입력이 부여된 시점에서 출력이 “0”으로 된다.
RS-FF(114) 출력 Q 및 RS-FF(116) 출력 Q의 반전이 AND 게이트(1l8)로 부여된다.
따라서 AND 게이트(118)는 각 수평주사마다 제1윈도우 좌측단 위치 데이터에 상당하는 타이밍에서부터 우측단 위치 데이터에 해당하는 타이밍까지 “1”을 출력한다.
AND 게이트(118) 출력은 CPU 인더페이스(16)에서 부여되는 제1윈도우 내의 지정신호 WAIO와 함께 배타 OR 게이트(120)로 부여된다.
배타 OR 게이트(120)는 신호 WAIO가 “1”일때 AND 게이트(118) 출력을 반전시키고, 그것을 OR 게이트(122)의 한쪽 입력으로 부여한다.
OR 게이트(122)의 다른 한쪽 입력으로는 CPU 인터페이스(16)에서 부여되는 제1윈도우 이네이블신호 WAEN이 인버터에 의해 반전되어 부여된다.
따라서 OR 게이트(122)로부터는 신호 WAEN이 “1”일때 AND 게이트(118)의 출력이 “1”인 기간 “1”이출력된다.
마찬가지로 제2윈도우 회로(108b)로부터도 OR 게이트 출력이 얻어진다.
이들 OR 게이트의 출력이 OR 게이트(124), AND 게이트(126), 배타 OR 게이트(128) 및 배타 NOR 게이트(130) 각각의 2입력으로서 부여된다.
이들 각 게이트(124)-(130)의 출력이 멀티플렉서(132)로 부여된다.
또 CPU 인터페이스(16)로부터의 신호 WAEN 및 WBEN이 AND 게이트(134)로 부여되고 이 AND 게이트(134)외 출력이 AND 게이트(136)(138) 각각의 한쪽 입력에 부여된다.
AND 게이트(136)의 다른 한쪽 입력으로는 CPU 인터페이스(16)로부터의 제어신호 WLS1이 부여되고,AND 게이트(138)의 다른 한쪽 입력에는 제어신호 WLS2가 부여된다.
그리고 AND 게이트(136)(138)의 출력이 각각 멀티플렉서(132)의 선택신호 A 및 B로서 부여된다.
멀티플렉서(132)는 게이트(124)-(130)로부터의 4개의 입력에서 선택입력 A 및 B에 따라서 1개를 선택하여 칼라윈도우 범위신호 CW로서 출력한다.
즉, 제1윈도우 또는 제2윈도우만을 사용할 경우에는 CPU 인터페이스(16)부터의 신호 WAEN 또는WBEN이“1”로 설정된다.
이때 AND 게이트(134)의 출력이 “0”으로 된다..
따라서 AND 게이트(136)(138)의 출력이 함께 “0”으로 되어 멀티플렉서(132)는 OR 게이트(124)의 출력을 범위신호 CW로서 선택한다.
제1윈도우 WA만을 이네이블시킬때 제12A도 또는 제12B도에 있어서 자선으로 나타낸 부분에 범위신호CW가 “1”로 된다.
제12A도는 내외 지정신호 WAIO가 “1”인 때를 나타내며, 제12B도는 내외 지정신호 WAIO가 “0”인 때를나타낸다.
제2윈도우 WB만을 이네이블시킬때 제13A도 또는 제13B도에 있어서 자선으로 나타낸 부분에서 범위신호 CW가 “1”로 된다.
제13A도는 내외 지정신호 WBIO가 “1”인 때를 나타내며, 제12B도는 내외 지정신호 WBIO가 “0”인 때를나타낸다.
만약 2개의 신호 WAEN 및 WBEN이 동시에 “1” 로 설정되었을 때에 멀티플렉서(130)는 제어신호 WLS1및 WLS2에 따라서 AND 게이트(126)의 출력, 배타 OR 게이트(128)의 출력 또는 배타 NOR 게이트(130)의 출력을 선택하여 범위신호 CW를 출력한다.
이 경우에 내외 지정신호 WAIO 및 WBIOBG1 모두 “1”로 설정된다.
제어신호 WLS1 및 WLS2가 동시에 “0”으로 설정되었을때에 멀티플렉서(132)는 AND 게이트(126)의 출력을 선택하지만, 이 경우 제14도에서 사선으로 나타낸 범위에 있어서 “1”의 범위신호 CW가 출력된다.
제어신호 WLS1 및 “0”으로, 또 제어신호 WLS2가 “1”로 설정되었을때에 멀티플렉서(132)는 배타 OR 게이트(128)의 출력을 선택하지만 이 경우 제15도에 있어서 사선으로 나타낸 범위에서 “1”의 범위신호 CW가 출력된다.
제어신호 WLS1 및 WLS2가 동시에 “1”로 설정되었을때에 멀티플렉서(132)는 배타 NOR 게이트(130)의출력을 선택하지만 이 경우 제16도에서 해칭으로 나타낸 범위에 있어서 “1”의 범위신호 CW가 출력된다.
그리고 후술하는 연산회로에 있어서는 연산제어회로의 제어에 따라서 칼라윈도우 범위신호 CW가 “1”인 기간에만 소정의 연산을 행하고 있음을 유념해두면 좋겠다.
연산제어회로(140)는 구체적으로 제17도에 나타나 있다.
즉 앞서 설명한 데이터 ASW1, ASW0, BSWl 및 BSW0가 CPU 인터페이스(16)를 통해서 CPU(12), 즉프로그램 기억장치(14)로부터 부여된다.
이들의 신호 ASW0,1 및 BSV⒧,1은 상기 화면범위 신호발생회로(104)로부터의 화면범위신호 CW를 후술하는 연산회로에 있어서 연산실행시에 어떻게 이용할까를 결정하기 위한 신호이다.
그리고 2개의 신호 ASW0 및 ASW1이 동시에 “0”일때, NOR 게이트(142)에서 “1”이 출력되고, 이들이OR 게이트(144)로 입력된다.
따라서 이때 신호 MAINAREA가“1”로 되어 상기 주 데이터 제어회로(102)에 부여되는 동시에 AND게이트(146)의 1입력으로 부여된다.
신호 ASW0 및 ASW1이 동시에“1”일때 NOR 게이트(142)는“0”을 출력한다.
한편, 신호 ASW0는 반전되어 AND 게이트(148)로 입력되기 때문에 이 AND 게이트(148)의 출력도 또한“0”으로 된다.
또한 신호 ASW1은 반전되어 AND 게이트(150)로 입력되기 때문에 이 AND 게이트(150)의 출력도 “0”이 되며, 따라서 OR 게이트(144)의 출력은“0”으로 된다.
이 경우 OR 게이트(144)의 출력은 화면범위신호 CW에는 무관계로 된다.
이어서 신호 ASW0가“1”이고, 신호 ASW1이“0”일때에는 NOR 게이트(142)의 출력은“0”으로 되고, AND 게이트(150)의 출력은“0”으로 되어 AND 게이트(148)로부터 화면범위신호 CW가 그대로 출력된다.
이 경우에는 화면범위신호 CW가 OR 게이트(144)를 통과하여 그대로 신호 MAlNAREA로 된다.
또한 신호 ASW0가“0”이고 또한 신호 ASW1이“1”인 경우 OR 게이트(144)로부터는 AND 게이트(150)를 지나 반전된 화면범위신호 CW가 출력된다.
또한 신호 BSW0 및 BSW1에 대해서도 게이트(152)-(158)에 의해 앞서 설명한 바와같은 처리가 행해진다.
따라서 OR 게이트(114)(154)에서 출력되는 신호 MAINAREA 및 SUBAREA는 다음의 표와 같이 된다.
[표]
연산제어회로(140)는 또한 6개외 AND 게이트(160)(162)(164)(166)(168)(170)를 포함한다.
AND 게이트(160)의 2입력으로는 우선순위회로(74)로 부터의 신호 /OBJSEL과 CPU 인터페이스(14)로부터의 데이터 ADNOBG가 부여된다.
마찬가지로 AND 게이트(162)의 2입력에는 신호 /BG1SEL 및 데이터 ADNBG1가 부여된다.
AND 게이트(164)의 2입력으로는 신호 /BG2SEL 및 데이터 ADNBG2가 부여된다.
AND 게이트(166)에는 신호 /BG3SEL 및 데이터 ADNBG3가 부여되고, AND 게이트(168)에는 신호 /BG4SEL 및 데이터 ADNBG4가 부여되며, AND 게이트(170)에는 신호 /BACK 및 데이터 ADNBAC가 부여된다.
따라서 AND 게이트(160)-(170)로부터는 각각의 2입력이 동시에 “1”일때 가산명령신호가 출력되며, 이들의 가산명령신호가 OR 게이트(172)를 동해서 상기 부 데이터 제어회로(100)로 부여되는 동시에 AND 게이트(146)의 입력으로 부여된다.
AND 게이트(146)에는 또한 단일칼라부가 회로(88)로부터의 신호 /SBCK가 부여되어 AND 게이트(146)의 출력은 CPU 인터페이스(16)로부터의 데이터 HLFEN과 함께 AND 게이트(174)로 부여된다.
따라서 이 AND 게이트(174)는 가산명령신호가 있고, 또한 2개의 신호 MAINAREA 및 SUBAREA가동시에 “1”일때에만 “1”을 출력하고, 그것을 DFF(176)로 부여한다.
이 DFF(176)의 클럭에는 타이밍 신호발생회로(56)로부터의 타이밍신호 /5M이 부여되고, DFF(176)로부터의 출력은 신호 HLFCNT로서 후술하는 연산회로에 부여된다.
제18도와 같이 상기 부 데이터 제어회로(100)는 3입력 AND 게이트(178)를 포함하며, 이 AND 게이트(178)의 각각의 입력으로는 신호 SUBEN, HVFEELD 및 SUBAREA가 부여된다.
신호 SUBEN 및 SUBAREA는 상기 연산제어회로(140)에서 부여되며, 신호 HVFEELD는 타이밍 신호발생회로(56)에서 부여되어 래스터 스캔모니터(18)의 표시기간중 “1”로 된다.
그리고 AND 게이트(178)의 출력이 AND 게이트(180) 각각의 한쪽 입력으로 부여된다.
이 AND 게이트(180)의 각각의 다른 한쪽 입력에는 단일칼라 부가회로(88)로부터의 칼라 데이터의 각 비트가 부여된다.
그리고 신호 SUBEN, SUBAREA 및 VHFIELD가 전부 “1”일때에만 단일칼라 부가회로(52)로부터의 칼라 데이터가 부 데이터 레지스터(182)(제1도)로 부여된다.
주 데이터의 소정의 화상 데이터에 대해서 부 데이터로 연산하려고 할 경우, 예를들어 주 데이터로서 동화면 데이터 OBJ 및 배경화면 데이터 BG1을 지정하고, 또한 부 데이터로 연산되는 데이터로서 배경화면 데이터 BG1만을 설정했을 경우에는 주 데이터가 배경화면 데이터 BG1일때에 신호 SUBEN이 “1”로 되어부 데이터가 부 데이터 레지스터(182)로 부여된다.
또 앞서 설명한 윈도우 마스크기능에 의해 래스터 스캔모니터(18)의 화면상의 특정범위에 있어서만 주 데이터와 부 데이터가 연산되는 상태를 설정했을 경우 그 범위에 있어서만 신호 SUBAREA가“1”로 된다.
제19도에 나타낸 주 데이터 제어회로(102)는 2입력 AND 게이트(184)를 포함하여,이 AND 게이트(84)의 입력으로는 상기한 신호 HVFYELD 및 MAINAREA가 부여된다.
신호 MAlNAREA는 래스터 스캔모니터(18)의 화면상 특정범위에 있어서 “1”로 되고, 신호 HVFYELD는 표시기간중“1”로 된다.
그리고 이 AND 게이트(184)의 출력이 AND 게이트(186)의 각각의 한쪽 입력으로 부여되고, AND 게이트(186)의 각각의 다른 한쪽 입력에는 데이터 셀렉터(86)로부터의 주 데이터의 각 비트가 부여된다.
그리고 표시기간중에 있고, 또한 화면상의 특정범위내에 있어서만 주 데이터가 주 데이터 레지스터(188)(제1도)로 부여된다.
연산회로(190)는 제20도와 같이 각색 R, G, B마다에 연산회로(192a)(192b)(192c)를 갖지만, 이 제20도에있어서는 적색 연산회로(192a)만이 상세히 도시되고, 다른 연산회로(192b)(192c)는 같은 구성이기 때문에 여기서는 적색 연산회로에 대해서만 상세히 설명하고, 다른 연산회로(192b)(192c)에 대해서는 상세한 설명을 생략한다.
연산회로(192a)는 가산기(194)를 포함하며, 이 가산기(194)의 한쪽 입력 A에는 주 데이터 레지스터(188)로부터의 색 R에 대한 5비트의 계조 데이터가 부여되고, 다른 한쪽 입력 B에는 보수회로(196)로부터의 출력이 부여된다.
보수회로(196)는 부 데이터 레지스터(182)로부터의 색 R에 대한 부 데이터를 받는다.
이 보수회로(196)는 부 데이터의 5비트에 대응하여 5개의 배타 OR 게이트(198)를 포함하고, 각 배타 OR게이트(198)의 각각의 한쪽 입력에는 부 데이터의 각 비트가 부여되며, 다른 한쪽 입력으로는 CPU 인터페이스(16)로부터의 데이터 ABDSUl3가 부여된다.
따라서 보수회로(196)는 데이터 ABDSUB가“0”일때 부 데이터 레지스터(182)에서 부여되는 데이터를그대로 가산기(194)로 부여하고, 데이터 ABDSUB가“1”일때 부 데이터의“2의 보수”를 가산기(194)로 부여한다.
따라서 가산기(194)에서는 결과적으로 데이터 ABDSUB가“0”일때 주 데이터와 부 데이터를 가산하여데이터 ABDSUl3가“1”일때 주 데이터에서 부 데이터를 감산하게 된다.
가산기(194)의 출력은 게이트회로(200)로 부여된다.
이 게이트회로(200)는 가산기(194)의 5비트의 출력 각 비트에 대응하여 5개의 AND 게이트(202)를 포함하고, 이들 AND 게이트(202)의 한쪽 입력으로 가산기(194)의 출력 각 비트가 부여된다.
AND 게이트(202)의 다른 한쪽 입력으로는 OR 게이트(204)의 출력이 공통적으로 부여된다.
OR 게이트(204)는 인버터를 통해서 부여되는 데이터 ABDSUB와 가산기(194)로부터의 캐리신호 CO를받는다
따라서 데이터 ABDSUB가“0”일때 즉 감산동작에 있어서의 가산기(194)에 있어서 가산결과가 부일때 AND 게이트(202)에서 전부“0”이 출력된다.
그리고 이 게이트회로(200)의 출력은 다른 게이트회로(206)로 부여되며, 이 게이트회로(206)는 5개외 OR게이트(208)와 AND 게이트(201)를 포함한다.
OR 게이트(208) 각각의 한쪽 입력에는 게이트회로(200)의 출력 각 비트가 부여되고, 다른 한쪽 입력으로는 AND 게이트(210)의 출력이 부여된다.
AND 게이트(210)는 가산기(194)로부터의 캐fl신호 CO, 인버터를 통해서 부여되는 데이터 ABDSUB 및 인버터를 통해서 부여되는 앞서의 연산제어회로(140)로부터의 신호 HLFCNT를 받는다.
따라서 게이트회로(206)는 가산동작에 있어서 가산기(194)의 가산결과가 오버플로우 되었을때에 AND 게이트(210)의 출력에 따라서 각 비트를 전부“1”로 강제한다.
이 게이트회로(206)의 출력이 1비트 시프트회로(212)로 부여되고, 이 1비트 시프트회로(212)는 연산제어회로(140)로부터의 신호 HLFCNT가 출력될때 AND 게이트(214)의 출력에 응답하여 게이트회로(206)로부터 받은 데이터를 1비트 시프트한다.
AND 게이트(214)는 가산기(194)로부터의 캐리신호 CO와 인버터를 통한 데이터 ABDSUB를 받아 가산기(194)에 있어서 오버플로우가 생겼을때“1”을 출력한다.
따라서 1비트 시프트회로(212)는 연산제어회로(140)로부터의 신호 HLFCNT에 따라서 평균치를 구할때, 가산기(194)에 있어서 오보플로우가 생겼을때에 그 평균치를 구하기 위해 1비트 시프트하더라도 최대치 Rmax로는 되지 않기 때문에 최상위 비트에 AND 게이트(214)로부터의“1”을 부가함으로써 최대치 Rmax를출력한다.
이와같이 하여 1비트 시프트회로(212)로부터는 평균치를 구할때 상위 5비트가 출력되고, 그렇지 않을때에는 하위 5비트가 출력된다.
1비트 시프트회로(212)의 출력은 영상신호 작성회로(216)로 부여된다.
이 영상신호 작성회로(216)에는 타이밍 신호발생회로(56)로부터의 동기신호 Hsync 및 Vsync가 부여된다.
따라서 영상신호 작성회로(216)에 있어서는 이미 잘 알려져 있는 바와같이 연산회로(190)에서 출력되는색 R, G, B의 각 계조 데이터를 RGB 신호 또는 동기신호를 포함하는 TV 콤포지트 비디오신호로 번환하여 이것을 래스터 스캔모니터(18)로 부여한다.
또한 반도체 메모리에 결합된 메모리 카트리지는 상기한 실시예에서 외부 기억장치로서 사용되지만 이것은 본 발명에서 CD-ROM과 같은 외부 기억장치로서 사용하는 것도 가능하다.
이 메모리 카트리지를 사용하는 경우에 동화면 캐릭터 및 배경화면 캐릭터의 캐릭터 데이터 및, 상기한 칼라연산 프로그램 데이터는 반도체 메모리에 기억되고, CPU(12)는 반도체 메모리로부터 프로그램 데이터를 리드함에 마라 동화면 캐릭터 및 배경화면 캐릭터를 위해 제어 데이터를 발생하여 비디오 프로세서(10)의 콤포넌트와 마찬가지로 출력한다.
반대로 CD-ROM을 사용하는 경우에 상기한 프로그램 데이터 및 칼라연산 프로그램 데이터는 광학적으로 CD-ROM(도시되지 않음)에 디지탈 데이터로서 기록된다.
또한 CD-ROM상에 기록된 데이터를 광학적으로 리드하기 위한 광학 판독기는 확장 컨넥터와 같은 적당한 컨넥터에 연결된다.
CD-ROM이 외부 기억장치로서 사용되어도 메모리 카트리지도 역시 사용된다.
이러한 경우에 메모리 카트리지에는 광학 판독기의 동작을 제어하기 위한 개시 프로그램을 저장하는ROM(도시되지 않음), CD-ROM에서 데이터를 일시적으로 기억하기 위한 버퍼 RAM(도시되지 않음)등이 포함되어 있다.
다음에 표시동작을 시작하기 전에 CPU(12)는 광학 판독기가 CD-ROM의 기록된 데이터를 리드하는 것에 의해 ROM의 개시 프로그램에 따라 광학 판독기에 제어 데이터를 인가한다.
CD-ROM에서 리드된 캐릭터 데이터의 일부는 캐릭터 RAM에 전송되며 프로그램 데이터는 메모리 카트리지에 포함된 버퍼 RAM에 전송된다.
CPU(12)는 버퍼 RAM에 기억된 프로그램 데이터에 따라 비디오 프로세서(10)의 콤포넌트를 제어한다.
즉 광학 판독기에 의해 CD-ROM에서 리드한 데이터를 각각의 메모리에 전송한 후, CPU(12) 및 비디오프로세서(10)는 이전의 실시예에서와 마찬가지로 각각의 메모리에 엑세스하는 것에 의해 표시동작을 실행한다.

Claims (12)

  1. 도트마다의 칼라 데이터에 따라서 표시장치에 화상을 표시하는 화상처리장치에 있어서, 제1화상에대해서 제1칼라 데이터를 발생시키는 제1화상 데이터 발생수단, 제2화상에 대해서 제2칼라 데이터를 발생시키는 제2화상 데이터 발생수단, 상기 제1칼라 데이터 및 상기 제2칼라 데이터로 소정의 연산을 실행하는 연산수단 및 상기 연산수단으로부터의 출력 칼라 데이터를 영상신호로 변환하여 상기 표시장치에 부여하는 영상신호 발생수단을 구비한 것을 특징으로 하는 화상처리장치.
  2. 제1항에 있어서, 상기 연산수단은 복수의 연산기능을 포함하며, 또한 상기 연산수단의 연산기능을 지정하는 데이터를 발생시키는 연산기능 지정 데이터 발생수단을 구비하고, 그에 따라 상기 연산수단은 상기 연산기능 지정 데이터 발생수단으로부터의 지정 데이터에 의해 지정되는 연산기능에 따라서 상기 제1칼라데이터와 상기 제2칼라 데이터와의 연산을 실행하는 것을 특징으로 하는 화상처리장치.
  3. 제1항에 있어서, 상기 연산수단에 평균치 연산수단을 포함하고 있는 것을 특징으로 하는 화상처리장치.
  4. 제1항에 있어서, 상기 표시장치의 화면상의 범위를 지정하는 범위 데이터를 발생시키는 범위 데이터 발생수단을 더 구비하고, 상기 연산수단은 상기 범위 데이터에 지정된 범위에서 상기 제1칼라 데이터 및상기 제2칼라 데이터의 연산을 실행하는 것을 특징으로 하는 화상처리장치.
  5. 제1항에 있어서, 상기 제1화상 데이터 발생수단은 수직방향 및 수평방향이 각각 복수의 도트로 된 상기 제1화상을 표시하기 위해 도트마다에 상기 제1칼라 데이터를 발생시키고, 상기 제2화상 데이터 발생수단은 수직방향 및 수평방향이 각각 복수의 도트로 된 상기 제2화상 데이터를 표시하기 위해 도트마다에 상기 제2칼라 데이터를 발생시키며, 상기 연산수단은 도트마다의 상기 제1칼라 데이터 및 상기 제2칼라 데이터를 연산하는 것을 특징으로 하는 화상처리장치.
  6. 제5항에 있어서, 상기 제1화상 데이터 발생수단과 상기 제2화상 데이터 발생수단으로부터의 상기 제1칼라 데이터 및 상기 제2칼라 데이터는 각각 적, 청, 녹에 대해서 각각의 계조를 나타내는 계조 데이터를 포함하고, 상기 연산수단은 상기 적, 청, 녹의 각 색마다 상기 제1칼라 데이터의 상기 계조 데이터 및 상기 제2칼라 데이터의 상기 계조 데이터를 연산하는 것을 특징으로 하는 화상처리장치.
  7. 제1항에 있어서, 상기 표시장치의 화면 전체의 칼라를 단일칼라로서 지정하는 단일칼라 데이터 발생수단을 더 구비하고, 상기 연산수단은 상기 제1칼라 데이터 및 상기 제2칼라 데이터중의 적어도 한쪽과 상기 단일칼라 데이터 발생수단으로부터의 단일칼라 데이터를 연산하는 것을 특징으로 하는 화상처리장치.
  8. 제1항에 있어서, 상기 제1화상 데이터 발생수단 및 상기 제2화상 데이터 발생수단은 각각 우선순위를 나타내는 우선 데이터를 발생시키고, 상기 우선 데이터에 의거하여 상기 제1칼라 데이터 및 상기 제2칼라 데이터의 한쪽을 선택하는 선택수단을 구비한 것을 특징으로 하는 화상처리장치.
  9. 도트마다의 칼라 데이터에 따라 디스플레이상에 화상을 표시할 수 있는 화상처리장치에 사용되는 외부 기억장치에 있어서, 상기 외부 기억수단은 동화면 캐릭터 및 배경화면 캐릭터의 캐릭터 데이터를 기억하기 위한 캐릭터 데이터 기억수단과, 칼라연산동작을 실행함에 따라 칼라연산 프로그램을 기억하기 위한 칼라연산 프로그램 기억수단을 포함하고, 상기 영상처리장치는 상기 외부 기억장치에서 캐릭터 데이터를 리드함에 따라 제1화상의 제1칼라 데이터를 발생하기 위한 제1화상 데이터 발생수단과, 상기 외부 기억장치에서 상기 캐릭터 데이터를 리드함에 따라 제2화상의 제2칼라 데이터를 발생하기 위한 제2화상 데이터발생수단과, 상기 외부 기억장치에서 상기 칼라연산 프로그램을 리드함에 따라 상기 제1칼라 데이터 및 상기 제2칼라 데이터의 소정의 연산동작을 실행하기 위한 연산수단과, 상기 연산수단에서의 출력칼라 데이터를 비디오신호로 변환하여 상기 비디오신호를 상기 디스플레이에 인가하는 비디오신호 발생수단을 포함하는 것을 특징으로 하는 외부 기억장치.
  10. 제 9 항에 있어서, 상기 연산수단은 복수의 연산기능을 포함하고, 상기 칼라연산 프로그램은 상기 연산수단의 복수의 연산기능중의 하나를 특정화하기 위한 데이터를 포함하고, 상기 연산수단은 상기 연산기능특정화 데이터에 의해 특정화된 연산기능에 따라서 연산동작을 실행하는 것을 특징으로 하는 외부 기억장치.
  11. 제9항에 있어서, 상기 칼라연산 프로그램은 상기 디스플레이의 화면상에 범위를 특정화하는 범위 데이터를 발생하기 위한 범위 데이터 프로그램을 포함하고, 상기 연산수단은 상기 범위 데이터에 의해 특정화된 범위에서 상기 제1칼라 데이터 및 상기 제2칼라 데이터를 사용하여 연산동작을 실행하는 것을 특징으로 하는 외부 기억장치.
  12. 제9항에 있어서, 상기 칼라연산 프로그램은 단일칼라로서 상기 디스플레이의 전체화면중의 칼라를 특정화하는 단일칼라 데이터를 발생하기 위한 단일칼라 데이터 프로그램을 포함하고, 상기 연산수단은 상기제1칼라 데이터와 제2칼라 데이터중의 하나 및 상기 단일칼라 데이터 발생수단에 의해 발생된 단일칼라데이터를 사용하여 연산동작을 실행하는 것을 특징으로 하는 외부 기억장치.
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