KR960005829A - 강유전체막의 에칭방법 - Google Patents

강유전체막의 에칭방법 Download PDF

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Abstract

본 발명에 의한 납을 함유하는 화합물로 이루어지는 강유전체막의 에칭방법은, 기판상에 절연막, 금속막 및 강유전체막을 순차 형성하는 공정; 상기 강유전체막상에 내에칭막을 형성한 다음, 패터닝하는 공정; 및 상기 패터닝된 내에칭막을 에칭마스크로 하여, 에칭가스로서 불활성가스와 할로겐가스 또는 할로겐화물가스를 함유하는 혼합가스를 사용하여 상기 강유전체막을 에칭하는 공정을 포함한다.

Description

강유전체막의 에칭방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a도 내지 1d도는 각각 본 발명의 실시예 1에 의한 강유전체막의 에칭방법을 보인 단면도이다.

Claims (16)

  1. 납을 함유하는 화합물로 이루어지는 강유전체막의 에칭방법으로서, 기판상에 절연막, 금속막 및 강유전체막을 순차 형성하는 공정; 상기 강유전체막상에 내에칭막을 형성한 다음, 패터닝하는 공정; 및 상기 패터닝된 내에칭막을 에칭마스크로 하여, 에칭가스로서 불활성가스와 할로겐가스 또는 할로겐화물가스를 함유하는 혼합가스를 사용하여 상기 강유전체막을 에칭하는 공정을 포함하는 강유전체막의 에칭방법.
  2. 제1항에 있어서, 상기 혼합가스의 총유량에 대한 상기 할로겐가스 또는 상기 할로겐화물가스의 유량비율은 50%이하인 강유전체막의 에칭방법.
  3. 제1항에 있어서, 상기 에칭시의 기판온도는 100℃ 내지 400℃의 범위에 있는 강유전체막의 에칭방법.
  4. 제1항에 있어서, 상기 할로겐가스 또는 할로겐화물가스는 염소가스 또는 염화물 가스인 강유전체막의 에칭방법
  5. 제3항에 있어서, 상기 내에칭막은 실리콘산화막인 강유전체막의 에칭방법.
  6. 제1항에 있어서, 상기 혼합가스는 탄화수소가스를 더 함유하는 강유전체막의 에칭방법.
  7. 제6항에 있어서, 상기 탄화수소가스는 CH4인 강유전체막의 에칭방법.
  8. 납을 함유하는 화합물로 이루어지는 강유전체막의 에칭방법으로서, 가판상에 절연막, 금속막 및 강유전체막을 순차형성하는 공정; 상기 강유전체막상에 내에칭막을 형성한 다음, 패터닝하는 공정; 상기 패터닝된 내에칭막을 에칭마스크로 하여, 불활성가스, 할로겐계의 제1가스, 및 탄소와 수소를 함유하는 할로겐계의 제2가스를 포함하는 혼합가스를 에칭가스로 사용하여 상기 강유전체막을 에칭하는 공정; 및 에칭된 상기 강유전체막의 측벽에 형성된 측벽 퇴적막을 수용액에 의한 웨트처리로 제거하는 공정을 포함하는 강유전체막의 에칭방법.
  9. 제8항에 있어서, 상기 에칭시의 기판온도는 50℃ 내지 150℃의 범위에 있는 강유전체만의 에칭방법.
  10. 제8항에 있어서, 상기 에칭막은 레지스트인 강유전체막의 에칭방법.
  11. 제8항에 있어서, 상기 혼합가스의 총유량에 대한 상기 불활성가스의 유량비율은 50%미만인 강유전체막의 에칭방법.
  12. 제8항에 있어서, 상기 혼합가스를 사용하는 상기 에칭시의 진공도는 1 mTorr 내지 10 mTorr의 범위인 강유전체막의 에칭방법.
  13. 제8항에 있어서, 상기 불활성가스는 Ar가스이고, 상기 할로겐계의 제1가스는 CF4가스 또는 SF6가스이며, 상기 할로겐계의 제2가스는 CHF3가스인 강유전체막의 에칭방법.
  14. 제13항에 있어서, 상기 제1및 제2할로겐계가스의 총유량에 대한 상기 할로겐계의 제2가스의 유량비율은 70%미만인 강유전체막의 에칭방법.
  15. 제8항에 있어서, 상기 웨트처리에 사용되는 수용액은 H2O인 강유전체막의 에칭 방법.
  16. 제15항에 있어서, 상기 웨트처리에 사용되는 수용액의 온도는 25℃ 내지 100℃의 범위에 있는 강유전체막의 에칭방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980060614A (ko) * 1996-12-31 1998-10-07 김영환 반도체 소자의 제조방법
KR100468698B1 (ko) * 1997-12-16 2005-03-16 삼성전자주식회사 강유전체막용식각가스및이를이용한강유전체커패시터의제조방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5893757A (en) * 1997-01-13 1999-04-13 Applied Komatsu Technology, Inc. Tapered profile etching method
JP3024747B2 (ja) * 1997-03-05 2000-03-21 日本電気株式会社 半導体メモリの製造方法
US6312816B1 (en) * 1998-02-20 2001-11-06 Advanced Technology Materials, Inc. A-site- and/or B-site-modified PbZrTiO3 materials and (Pb, Sr, Ca, Ba, Mg) (Zr, Ti, Nb, Ta)O3 films having utility in ferroelectric random access memories and high performance thin film microactuators
JP3415487B2 (ja) * 1999-06-14 2003-06-09 Ｎｅｃエレクトロニクス株式会社 半導体素子の製造方法
JP3951540B2 (ja) * 2000-02-25 2007-08-01 富士通株式会社 強誘電体膜を有する半導体装置の製造方法
US6818493B2 (en) 2001-07-26 2004-11-16 Motorola, Inc. Selective metal oxide removal performed in a reaction chamber in the absence of RF activation
US7217665B2 (en) * 2002-11-20 2007-05-15 Applied Materials, Inc. Method of plasma etching high-K dielectric materials with high selectivity to underlying layers
JP4723503B2 (ja) * 2003-05-30 2011-07-13 東京エレクトロン株式会社 高ｋ誘電体材料をエッチングするための方法とシステム
JP4551725B2 (ja) * 2004-09-13 2010-09-29 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
EP1759591B2 (en) * 2005-08-31 2014-07-23 Nestec S.A. Low-fat confectionery product
JP2009021584A (ja) * 2007-06-27 2009-01-29 Applied Materials Inc 高ｋ材料ゲート構造の高温エッチング方法
DE112010003598T5 (de) * 2009-09-09 2013-01-24 Ulvac, Inc. Verfahren zum Betreiben einer Substratbearbeitungsvorrichtung
US9224592B2 (en) * 2013-09-12 2015-12-29 Texas Intruments Incorporated Method of etching ferroelectric capacitor stack
CN107134524B (zh) * 2017-05-27 2020-03-13 西安交通大学 一种采用原子层沉积法制备鳍式三维多铁异质结的方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3115715B2 (ja) * 1992-11-12 2000-12-11 三菱電機株式会社 高誘電率を有する多元系酸化物膜のエッチング方法、高融点金属含有膜のエッチング方法および薄膜キャパシタ素子の製造方法
US5496437A (en) * 1993-06-10 1996-03-05 Ceram Incorporated Reactive ion etching of lead zirconate titanate and ruthenium oxide thin films
US5443688A (en) * 1993-12-02 1995-08-22 Raytheon Company Method of manufacturing a ferroelectric device using a plasma etching process

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980060614A (ko) * 1996-12-31 1998-10-07 김영환 반도체 소자의 제조방법
KR100468698B1 (ko) * 1997-12-16 2005-03-16 삼성전자주식회사 강유전체막용식각가스및이를이용한강유전체커패시터의제조방법

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