KR960003739Y1 - 전원 온/오프 제어회로 - Google Patents

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KR960003739Y1
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김병두
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배순훈
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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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    • H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac

Abstract

내용 없음.

Description

전원 온/오프 제어회로
제1a, b도는 종래 기술에 따른 전원 온/오프 제어회로의 실시예 2가지를 하나씩 각각 나타낸 블록도.
제2도는 본 고안에 따른 전원 온/오프 제어회로의 일 실시예를 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 메인 트랜스 11 : 브리지 정류회로
12 : 정전압 회로 13 : 제어회로
C1 내지 C5 : 캐패시터 Q1 내지 Q5 : 트랜지스터
R1 내지 R6 : 저항기 D1 내지 D3 : 제너 다이오드
본 고안은 리모콘(REMOCON)을 이용하여 전원 온/오프 제어하는 회로에 관한 것으로서, 특히, 대기전원용 트랜스나 릴레이 스위치를 사용하지 않고 간단하게 구성된 전원 온/오프 제어회로에 관한 것이다.
종래의 기술을 제1도를 통하여 살펴보면, 제1도는 종래 기술에 따른 전원 온/오프 제어회로의 블록구성도로서, 제1a도는 대기 전원용 트랜스를 이용한 구성도, 제1b도는 메인 트랜스의 대기용 전원을 이용한 구성도, 제1b도는 메인 트랜스의 대기용 전원을 이용한 구성도로서, 도면에서(1)은 대기(STAND BY)전원용 트랜스(2)는 대기용 정전압 회로, (3)은 CPU, (4)는 리레이 구동회로, (5)는 릴레이 스위치, (6)은 메인 트랜스를 각각 나타낸다.
종래의 일실시예에 따른 전원 온/오프 제어회로는 제1a도에 도시한 바와 같이 대기전용 트랜스(1)와, 대기 전원용 트랜스(1)에 연결된 정류회로를 포함하는 대기용 정전압회로(2)와, 대기용 정전압회로(2)와, 대기용 정전압회로(2)에 연결된 CPU(3)와, CPU(3)에 연결된 릴레이 구동회로(4)와, 릴레이 구동회로(4)에 연결된 릴레이 스위치(5)를 구비하여 구성된다.
또한, 종래의 다른 실시예는 제1b도에 도시한 바와 같이, 메인 트랜스(6)와, 메인 트랜스(6)에 연결된 정류회로를 포함하는 대기용 정전압회로(2)와, 대기용 정전압 회로(2)에 연결된 CPU(3)와, CPU(3)에 연결된 릴레이 구동회로(4)와, 릴레이 구동회로에 연결된 릴레이 스위치(5)를 구비하여 구성된다.
그런데 이와 같은 종래의 기술은, 릴레이 구동회로(4), 릴레이 스위치(5) 그리고 대기전원용 트랜스(1)를 구비하고 있기 때문에 구성이 복잡하고 그에 따른 제조비용이 상승되는 문제점이 있다.
또한, 릴레이 스위치(5)를 사용할 경우 노이즈(Noise)가 발생하는 문제가 있다.
따라서, 본 고안은 구성을 간단하게 하여 제조 비용을 절감시킬 수 있는 전원 온/오프 제어회로를 제공하는데 그 목적이 있다.
목적을 달성하기 위한 본 고안은 교류전원을 입력하는 메인 트랜스와, 메인 트랜스를 거쳐 강하된 교류전원을 정류하는 브리지 정류회로와, 브리지 정류회로의 정류출력을 입력받아 CPU의 대기전원과 주전원 (B+,B-)공급하는 정전압 회로 수단과 CPU로 부터의 제어신호를 입력받아 정전압 회로 수단의 주전원(B+,B-)출력을 전원 온/오프시키는 제어수단을 구비하는 것을 특징으로 한다.
이하, 첨부된 제2도를 참조하여 본 고안의 일 실시예를 상세히 설명한다.
제2도는 본 고안에 따른 전원 온/오프 제어회로의 회로 구성도로서, 도면에서 (10)은 메인 트랜스, (11)은 브리지(Bridge) 정류회로, (12)은 정전압 회로, (13)은 제어회로, (C1 내지 C5)는 캐패시터, (Q1 내지 Q5)는 트랜지스터, (R1 내지 R6)는 저항기, (D1 내지 D3)제너 다이오드를 각각 나타낸다.
도면에 도시한 바와 같이 본 고안은, 교류전원을 입력하여 변압해서 출력하는 메인 트랜스(10)와, 메인 트랜스(10)를 거쳐 전압 강하된 교류전원을 인가받아 정류해서 출력하는 브리지 정류회로(11)와, 브리지 정류회로(11)의 정류출력을 입력받아 CPU(도면중에 도시하지 않음)의 대기전원과 주전원(B+,B-)을 공급하는 정전압 회로(12)와, CPU로부터의 제어신호를 입력받아 정전압 회로(12)의 주전원(B+,B-)을 출력을 전원 온/오프시키는 제어회로(13)를 구비한다.
정전압 회로(12)는, 브리지 정류회로(11)의 (+)를 출력단에 연결되어 주전원(B+)을 출력하는 트랜지스터(Q1)와, 트랜지스터(Q1)에 바이어스 전압을 제공하는 저항기(R4)와, 트랜스터(Q1)의 베이스에 직렬로 연결된 제너 다이오드(D1)와, 브리지 정류회로(11)의 (-)에 출력단에 연결되어 주전원(B-)을 출력하는 트랜지스터(Q2)와, 트랜지스터(Q2)에 바이어스 전압을 제공하는 저항기(R5)와, 트랜지스터(Q2)의 베이스에 직렬로 연결된 제어 다이오드(D1)와, 브리지 정류회로(11)의 출력단에 병렬로 연결되어 CPU의 대기전원을 제공하는 저항기(R6), 캐패시터(C5) 그리고 제너 다이오드(D3)를 구비한다.
또한, 제어회로(13)는 CPU의 제어단자에 저항기(R1)를 통해 베이스가 연결되고 컬렉터와 이미터는 정전압회로(12)의 제너 다이오드(D1)와 병렬로 연결된 트랜지스터(Q3)와, CPU의 제어단자에 저항기(R3)를 통해 베이스가 연결되고 컬렉터는 CPU의 대기전원 출력단에 연결된 트랜지스터(Q5)와, 트랜지스터(Q5)의 에미터에 저항기(R2)를 통해 베이스가 연결되고 컬렉터와 에미터는 정저압 회로(12)의 제너 다이오드(D2)와 병렬로 연결된 트랜지스터(Q4)를 구비한다.
이와 같이 구성된 본 고안의 동작을 살펴보면 다음과 같다.
먼저, 메인 트랜스(10)는 AC110/220V 등의 상용 교류전원을 입력하여 변압 즉, 내부의 소정의 권선비에 따라 전압 강하해서 출력하며, 브리지 정류회로(11)는 메인 트랜스(10)를 거쳐 전압 강하된 교류전압을 인가받아 전파정류해서 출력한다.
그리고 전원 온/오프를 상세히 설명하면 다음과 같다.
CPU로부터 주전원(B+,B-)을 온시키기 위한 신호가 입력되면 (이때, CPU의 제어단자는'로우'상태임). 저항기(R1과 R3)에 흐르는 전류는 없으므로 트랜지스터(Q3과 Q5)는 동작을 하지 않게 된다.
이때 따라 트랜지스터(Q4)도 동작을 하지 않는다.
따라서, 정전압 회로(12)의 전전압용 제너 다이오드(D1과 D2)가 정상동작을 하므로 주전원(B+,B-)은 정상적으로 출력된다.
CPU로부터 주전원 (B+,B-)을 오프시키기 위한 신호가 입력되면(이때, CPU의 제어단자는 '하이'상태임). 저항기(R1과 R3)에 전류가 흐르고, 트랜지스터(Q3과 Q5)는 동작을 하게 된다.
이에 따라 CPU 대기전원의 전류가 트랜지스터(Q4)가 저항기(R2)를 통해 흐르므로 트랜지스터(Q4)가 동작한다.
트랜지스터(Q3과 Q4)가 작동하면, 정전압 회로(12)의 정전압용 제너 다이오드(D1과 D2)가 단락되므로 트랜지스터(Q1과 Q2)의 베이스는 '0'전위가 되어 트랜지스터(Q1과 Q2)는 동작을 멈추므로 주전원 (B+,B-)은 공급되지 않게 된다.
따라서, 이와 같이 구성되어 동작하는 본 고안은 종래와 같은 대기 전원용 트랜스(1)나 릴레이 스위치(5)를 사용하지 않고 회로를 간단하게 구성하여 전원을 온/오프를 제어하므로 제조비용을 절감할 수 있으며, 릴리이 스위치(5)를 사용하지 않으므로 이에 따른 노이즈가 발생하지 않게 되는 효과가 있다.

Claims (3)

  1. (정정) 전원의 온/오프를 제어하는 회로에 있어서, 교류전원을 입력하여 변압해서 출력하는 매인 트랜스(10)와; 상기 메인 트랜스(10)를 거쳐 강하된 교류전원을 정류해서 출력하는 브리지 정류회로(11)와; 상기 브리지 정류회로(11)의 정류출력을 입력받아 CPU 대기전원과 주전원(B+,B-)을 공급하는 정전압 회로(12)와; 상기 CPU로 부터의 제어신호를 입력받아 상기 정전압 회로(12)의 주전원(B+,B-)출력을 온/오프시키는 제어회로(13)를 포함하는 전원 온/오프 제어회로.
  2. (정정) 제1항에 있어서, 상기 정전압 회로(12)는, 상기 브리지 정류회로(11)의 (+)출력단에 연결되어 주전원(B+)을 출력하는 트랜지스터(Q1)와; 상기 트랜지스터(Q1)에 바이어스 전압을 제공하는 저항기(R4)와; 상기 트랜지스터(Q1)의 베이스에 직렬로 연결된 제너 다이오드(D1)와; 상기 브리지 정류회로(11)의 (-)출력단에 연결되어 주전원(-B)을 출력하는 트랜지스터(Q2)와; 상기 트랜지스터(Q2)에 바이어스 전압을 제공하는 저항기(R5)와; 상기 트랜지스터(Q2)의 베이스에 직렬로 연결된 제너 다이오드(D2)와; 상기 브리지 정류회로(11)의 출력단에 병렬로 연결되어 CPU의 대기전원을 제공하는 저항기(R6), 개패시터(C5) 그리고 제너 다이오드(D3)를 포함하는 전원 온/오프 제어회로.
  3. (정정) 제2항에 있어서, 상기 제어회로(13)는, 상기 CPU의 제어신호를 출력하기 위한 제어단자에 저항기(R1)을 통해 베이스가 연결되고 컬렉터 및 에미터가 상기 제너 다이오드(D1)에 병렬로 연결된 트랜지스터(Q3)와; 상기 CPU의 제어단자에 저항기(R3)를 통해 베이스가 연결되고 컬렉터가 상기 CPU 대기전원 출력단에 연결된 트랜지스터(Q5)와; 상기 트랜지스터(Q5)의 에미터에 저항기(R2)를 통해 베이스가 연결되고 컬렉터와 에미터가 상기 제너 다이오드(D2)에 병렬로 연결된 트랜지스터(Q3)를 포함하는 전원 온/오프 제어회로.
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