KR960000805Y1 - 평판 디스플레이의 본딩 패드구조 - Google Patents

Abstract

내용 없음.

Description

평판 디스플레이의 본딩 패드구조

제 1 도 및 제 2 도는 종래기술에 따른 본딩 패드 구조를 도시한 단면도로서

제 1 도는 여유전극에 절연막이 입혀진 경우를 나타낸 단면도

제 2 도는 여유전극에 절연막이 입혀지지 않은 경우를 나타낸 단면도

제 3 도는 본 고안의 전체적인 본딩 패드 구조를 도시한 단면도

제 4 도는 본 고안에 따른 본딩 패드 구조를 도시한 단면도이다.

본 고안은 평판 디스플레이 패널(display panel)의 본딩 패드(bonding pad) 구조에 관한 것으로 보다 상세하게는 패널의 라인 손상(line defect)발생시 텝(TAB) IC의 출력을 확인할 수 있도록 하여 그 원인을 확실히 규명할 수 있도록 한 본딩 패드 구조에 관한 것이다.

LCD판넬의 응용분야는 향후 계속 저화소 밀도영역으로부터 고화소 밀도영역까지의 넓은 범위에 걸쳐 전개될 전망이며 특히 대형화, 고용량화, 고밀도화가 가속될 전망이다.

이와 같은 상황에 대응하기 위하여 컴팩트(compact)하고 저가(low cost)인 고밀도 다단자 실장 개발이 활발히 진행되고 있으며, 기존의 박형패키지(PKG)와 함께 최근 그 응용분야가 확대되고 있는 TAB(tape automated bonding)은 현재의 넌-메모리(NON-MEMORY) 제품 위주에서 메모리 제품으로까지 응용될 전망으로, 도시바사에서는 이미 메모리 제품의 텝 실장을 통해 노트 북(note book)형 PC의 메모리 카드(memory card)를 선보였고, 후지쯔사, 일본 IBM등은 랩톱(Laptop)형 PC에 TAB LSI를 실장하기 시작하였다. 즉, LCD에서의 텝이용은 필연적인 것으로 시스템(system)의 소형화 박형화에 따라 텝에 대한 필요성은 더욱 가중되고 있다.

상기 텝은 금속 패턴(metal pattern; 주로 구리, 리드 프레임 및 와이어 역할)이 형성된 테이프에 금속 범프(bump)를 사용, LSI를 본딩하는 표면 실장형 패키지 기술의 일종으로 기존의 와이어 본딩과 비교하여 LSI와 리드프레임(lead frame)을 직접 본딩할 수 있도록 한 진보된 인터컨넥션(interconnection) 기술이다.

최근 전자기기의 추세는 고기능화, 대용량화, 소형화 및 박형화로 대표되는 경박 단소화 추세에 있으며, 반도체 LSI도 이에 대응하여 다기능화, 다핀(PIN)화, 고속화, 고신뢰성 및 표면 실장형으로 진전되고 있다. 이러한 추세에 의해 반도체 패키지 또한 박형 패키지화, 아웃리드(outlead)의 파인 핏치(fine pitch)화, 하이핀 카운터(high pin counter)화에 촛점을 맞추어 개발되고 있으며 이 필요성을 만족시키기 위해 각광받기 시작한 기술 중의 하나가 텝이다.

종래에 사용되어져 왔던 상기 텝의 본딩 패드구조에 대하여 제 1 도 및 제 2 도를 참조하여 설명하면 아래와 같다.

제 1 도 및 제 2 도는 종래 기술에 따른 본딩패드 구조를 도시한 단면도로서 제 1 도는 여유전극(실제로 본딩되어지는 이외의 패드)에 절연막이 입혀진 경우의 단면도를 나타내고 있으며, 제 2 도는 여유전극에 절연막이 입혀지지 않은 경우의 단면도를 나타낸 것이다.

상기 도면에서 알 수 있듯이 종래 기술에 따른 본딩 패드 구조는 상판글라스(6)의 일측에 막대 형상의 서로 분리된 전극(2)이 부착되어 있고, 상기 상판 글라스(6)가 부착된 전극(2)의 다른 일측에는 텝 IC(3)가 접착되어 있으며, 상기 텝IC(3)가 부착되지 않은 즉, 실제로 본딩되어지는 이외의 패드에 형성된 여유전극(4)에 절연막(1)이 입혀진 구조로 이루어진다. 한편 상기 구조 중 상판 글라스 끝과 텝 IC가 부착되어 있는 패드사이에 형성된 상기 여유전극(4)에 절연막이 입혀지지 않은 구조 또한 가능하다.

상기 구조로 이루어진 종래 평판 디스플레이의 본딩 패드 기술은 패널의 본딩 영역(bonding area)(3)에 텝 IC를 접착한 후 OLB(outer lead bonding)테스트를 실시한다.

상기 테스트 결과 그로스 테스트(gross test)에서 발생되지 않았던 라인 디펙트(line defect)가 확인될 경우 상기 손상에 대한 원인을 정전기에 의한 라인손상으로 규명하는 경우가 지배적이며, 또한 탭 IC 출력을 확인하려 할 시에 여유전극(4) 부분이 절연막(1)으로 코팅(coating)되었을 경우에는 체크(check)가 불가능하게 되고 코팅이 되어 있지 않은 경우에 있어서도 오실로스코프 핀(osciloscope pin)이 인접 전극과 쇼트(short)가 되어 체크하기 어려운 문제점을 안고 있었다.

즉, 절연막이 여유전극에 입혀져 있는 경우에는 텝 IC 출력을 확인 할 수 없고, 절연막이 입혀지지 않은 경우에는 전극과 전극 사이의 스페이스(space)가 미세하여 인접 전극과 쇼트가 발생하여 평판 디스플레이를 구동할 시에 패널에 형성된 본딩 패드에 텝을 접착한 후 OLB 또는 모듈(module)테스트 결과 라인 손상이 발생했을 경우 상기 손상의 원인이 텝 IC의 불량에 의한 것인지를 확인하기 위해서 오실로스코프 핀으로 텝 IC 출력을 체크하게 되는데 이때 본딩 패드의 핏치(pitch)가 작은 경우에는 스코프 핀이 인접 전극과 쇼트가 되어 그 원인을 규명하기가 곤란한 문제점이 있었다.

이에 본 고안은 상기와 같은 문제점을 감안하여 이루어진 것으로 실제로 본딩이 이루어지는 부분을 제외한 여유전극의 본딩 패드 구조를 새롭게 설계함으로써 인접 전극간의 쇼트를 개선할 수 있고 텝 IC 출력 시그널(signal)을 체크할 수 있는 본딩 패드 구조를 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 고안의 본딩 패드 구조는 상판 글라스의 에지부분에 부착된 본딩 패드의 다른 일측에 텝 IC를 접착시켜 출력 시그널을 확인하는 평판 디스플레이에 있어서, 막대형상을 가지고 상기 상판 글라스 에지부분과 텝 IC 사이에 서로 분리되게 형성된 상기 본딩 패드의 여유전극은 상하로 이등분되어 격번째로 전극의 윗쪽 또는 아랫쪽 반만을 절연막이 입혀지도록 구성하여 상기 절연막이 상하로 번갈아가며 형성되도록 구성된다.

본 고안은 상술한 구성에 의해 상기 여유전극을 격번째로 전극의 윗쪽 또는 아랫쪽 반만이 절연막이 입혀지도록 설계함으로써 패널에 텝 IC가 접착된 상태에서 출력 시그널을 정확히 체크할 수 있게 되어 패널에서 발생하는 라인손상(defect)의 원인을 확실하게 규명할 수 있게 된다.

이하 첨부된 도면을 참조로 하여 본 고안의 실시예에 대해 상세히 설명한다.

제 3 도는 본 고안의 전체적인 본딩 패드 구조를 도시한 단면도를 나타낸 것이며, 제 4 도는 본 고안에 따른 본딩 패드 구조의 일부분을 도시한 단면도를 나타낸 것으로 상기 도면에서 알 수 있듯이 본 고안에 따른 본딩 패드 구조는 상판 글라스(6)의 에지부분에 부착된 본딩 패드의 다른 일측에 텝 IC(7)를 접착시켜 출력 시그널을 확인하는 평판 디스플레이에 있어서, 막대 형상을 가지고 상기 상판 글라스(6)의 에지부분과 텝 IC 사이에 서로 분리되게 형성된 상기 본딩 패드의 여유전극(4)은 상하로 이등분되어 격번째로 적극의 윗쪽 또는 아랫쪽 반만을 절연막(1)이 입혀지도록 설계되어 상기 절연막이 상하로 번갈아가며 형성되도록 구성된다.

상기한 바와 같이 패널에 텝 IC를 본딩한 후 텝 IC의 출력을 체크하기 위하여 텝 IC가 부착되지 않는 여유전극(4)을 길이 방향으로 이등분하여 격번째로 전극의 윗쪽 또는 아랫쪽 반을 절연막(1)을 입히고 나머지 반에는 절연막(1)을 입히지 않아 상기 절연막(1)이 상하로 번갈아가며 형성되도록 함으로써 텝 IC의 출력 시그널 체크시 쇼트를 방지할 수 있어 정확하게 시그널을 체크할 수 있게 된다.

그 결과 제 4 도에서 제시해 놓은 전체적인 단면도에서 알 수 있듯이 그로스테스트(gross test)결과에서 없었던 라인 디펙트가 LOB테스트에서 발생했을 경우, 라인 디펙트가 생긴 부위의 여유전극을 오실로스코프로 체크함으로써 인접전극과 쇼트가 되지 않게 되어 그 원인이 정전기에 의한 패널상의 디펙트인지 아니면 텝 IC에서 출력이 나오지 않은 것인가를 쉽게 확인할 수 있게 된다.

상술한 바와 같이 본 고안에 의하면 패널에 텝 IC가 접착된 상태에서 출력 시그널을 정확히 체크할 수 있어 패널에서 발생하는 디펙트의 원인을 확실하게 규명할 수 있을 뿐아니라 이를 통한 기술축적 및 일드(yield)의 향상을 꾀할 수 있게 된다.

Claims (1)

1. 상판 글라스(6)의 에지부분에 형성된 본딩 패드의 다른 일측에 텝 IC(7)를 접착시켜 출력 시그널을 확인하는 평판디스플레이에 있어서, 막대형상을 가지고 상기 상판 글라스 에지부분과 텝 IC 사이에 서로 분리되게 형성된 상기 본딩 패드의 여유전극은 상하로 이등분되어 격번째로 전극의 윗쪽 또는 아랫쪽 반만이 절연막(1)이 입혀지도록 구성되어 상기 절연막이 상하로 번갈아 가며 형성되도록 구성됨을 특징으로 하는 평판 디스플레이의 본딩 패드 구조.