KR960000233B1 - Mos-transistor and its making method - Google Patents
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Abstract
Description
제1도는 종래의 트랜지스터 구조도.1 is a conventional transistor structure diagram.
제2도는 본 발명에 따른 트랜지스터 구조도.2 is a structure diagram of a transistor according to the present invention.
제3도는 본 발명의 일실시예에 따른 트랜지스터 제조 공정 단면도.3 is a cross-sectional view of a transistor manufacturing process according to an embodiment of the present invention.
제4도는 본 발명의 다른 실시예에 다른 트랜지스터 제조 공정 단면도.4 is a cross-sectional view of a transistor manufacturing process according to another embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1,21,31 : 반도체 기판 2,22,32 : 게이트 산화막1,21,31 semiconductor substrate 2,22,32 gate oxide film
3,23,33' : 게이트 전극 4,25,35 : N-영역3,23,33 ': gate electrode 4,25,35: N-region
5,37 : 산화막 스페이서 6,26,38 : N+영역5,37: oxide spacer 6,26,38: N + region
7,28,40' : 실리사이드 24 : 채널7,28,40 ': silicide 24: channel
27,41 : P+영역 33 : 폴리실리콘막27,41: P + region 33: polysilicon film
34 : 감광막 36 : 산화막34: photosensitive film 36: oxide film
39 : 질화막 스페이서 40 : 전이 금속막39 nitride film spacer 40 transition metal film
본 발명은 자기 정렬된 실리사이드 구조를 가지면서 또한 게이트 전극과 소오스 및 드레인의 중첩 길이가 증가되어 측면 전계를 감소시키는 모스(MOS) 트랜지스터 및 그 제조 방법에 관한 것이다.The present invention relates to a MOS transistor having a self-aligned silicide structure and increasing the overlap length of the gate electrode, the source and the drain, thereby reducing the lateral electric field, and a method of manufacturing the same.
종래의 트랜지스터 형성 방법을 제 1 도를 통하여 상세히 살펴보면, 도면에서 1는 반도체 기판, 2는 게이트 산화막, 3은 게이트전극, 4는 N-영역, 5는 산화막 스페이서, 6은 N+영역, 7은 실리사이드를 각각 나타낸다.Referring to FIG. 1, a semiconductor substrate, 2 a gate oxide film, 3 a gate electrode, 4 an N − region, 5 an oxide spacer, 6 an N + region, and 7 are described. Silicides are shown respectively.
도면에 도시된 바와같이 반도체 기판(1) 상부에 게이트 산화막(2)을 형성하고 불순물을 불순물 주입된 풀리실리콘막을 증착한 후에 게이트 전극(3)을 형성한다. 이어서 불순물 이온주입을 하여 N-(4)을 형성한 다음에 상기 게이트 전극(3)의 측면에 산화막 스페이서(5)을 형성한다. 상기 산화막 스페이서(5) 형성 후에 다시 불순물 주입을 하여 N+영역(6)을 형성하고 전이 금속막을 일정두께 증착한 후에 열처리를 하여 상기 게이트 전극(3)과 반도체 기판(1)의 상부에 전이 금속을 침투시켜 실리사이드(7)를 형성한다. 상기 실리사이드(7)를 형성한 후에 황산과 과산화수소의 혼합액으로 강기 실리사이드(7) 이와의 전이금속을 제거한다.As shown in the figure, a gate oxide film 2 is formed on the semiconductor substrate 1, and a gate silicon 3 is formed after depositing a pulley silicon film in which impurities are implanted with impurities. Subsequently, impurity ion implantation is performed to form N − (4), and then an oxide film spacer 5 is formed on the side of the gate electrode 3. After the oxide spacer 5 is formed, impurities are implanted again to form an N + region 6, and a predetermined thickness of the transition metal film is deposited, followed by heat treatment to form a transition metal on the gate electrode 3 and the semiconductor substrate 1. Penetrates to form silicide (7). After the formation of the silicide (7), the transition metal thereof with the rigid silicide (7) is removed with a mixture of sulfuric acid and hydrogen peroxide.
그러나 상기 종래의 트랜지스터 형성 방법은 소오스/드레인 영역과 비트선용 금속이 서로 접촉할 때에 접촉저항을 개선하는 효과는 있으나, 게이트 전압이 증가됨에 따라 기판 전류위 특성이 악화되는 문제점이 있었다. 또한 기판 전류는 드레인에서 높은 전계에 의해 충격 이온화 현상으로 EHP(electron hole pair)가 발생하게 하여 전자가 게이트 산화막이나 드레인 영역으로 빠져나가 기판에 정공에 의한 전류가 형성됨으로 누설전류의 원인이 되어 소자의 트랜스컨덕턴스(Gm)를 저하시키며 소자의 수명을 단축시키는 문제점이 있었다.However, the conventional transistor forming method has an effect of improving contact resistance when the source / drain region and the bit line metal contact each other, but have a problem of deterioration of substrate current characteristics as the gate voltage increases. In addition, substrate current causes electron hole pair (EHP) to be generated due to impact ionization due to a high electric field in the drain, and electrons escape to the gate oxide layer or drain region, and a current is generated by holes in the substrate, thereby causing leakage current. There is a problem in reducing the transconductance (G m ) of and shorten the life of the device.
따라서 상기 문제점을 해결하기 위하여 안출된 본 발명은 기판에서 발생하는 누설전류를 방지하는 모드(MOS) 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a mode (MOS) transistor for preventing leakage current generated in a substrate and a method of manufacturing the same.
상기 목적을 달성하기 위하여 본 발명은, 모스(MOS) 트랜지스터에 있어서, 반도체 기판상에 형성된 게이트 산화막, 상기 게이트 산화막상에 형성되되 역 T자형으로 이루어지는 게이트 전극, 상기 게이트 산화막의 밀에 형성되되 반도체 기판에 형성되는 채널, 상기 채널을 사이에 두고 형성되되 상기 게이트 산화막의 양측 끝단 일부에 걸쳐 좌우 대칭으로 반도체 기판에 형성되어지는 두개의 저농도 이온 주입 영역, 상기 저농도 이온 주입 영역에 접하여 형성되되 상기 게이트 전극 하부를 벗어나 형성되는 두개의 고농도 이온 주입 영역, 상기 채널 부위에 형성되어진 저농도 이온 주입영역과 고농도 이온 주입 영역을 감싸며 형성되어지는 다른 불순물 형태인 포켓(pocket) 형태의 고농도 이온 주입 영역, 상기 게이트 전극과, 두개의 고농도 이온 주입 영역 상에 형성되어지는 실리사이드로 구성되어지는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a MOS transistor comprising: a gate oxide film formed on a semiconductor substrate, a gate electrode formed on the gate oxide film and formed in the inverse T-shape; A channel formed in a substrate, the two low concentration ion implantation regions being formed on the semiconductor substrate in a symmetrical direction across a portion of both ends of the gate oxide film, the low concentration ion implantation regions being formed in contact with the gate Two high concentration ion implantation regions formed off the bottom of the electrode, a low concentration ion implantation region formed in the channel region, and a high concentration ion implantation region in the form of a pocket, which is formed around another high concentration ion implantation region, the gate Electrode and two high concentration ion implantation zones It is characterized by consisting of a silicide formed on the phase.
또한 본 발명은, 모스(MOS) 트랜지스터 제조방법에 있어서, 반도체 기판 상부에 게이트 산화막, 도핑된 폴리실리콘막을 차례로 형성한 후에 소정의 패턴을 감광막으로 형성한 다음에 상기 반도체 기판이 완전히 노출되지 않도록 상기 폴리실리콘막을 식각하는 제 1 단계, 상기 제 1 단계 후에 상기 감광막 이외의 지역에는 제 1 불순물을 이온 주입하여 저농도 이온 주입 영역을 형성한 후에 상기 감광막을 제거하고 산화막을 증착하여 측면 산화막 스페이서를 형성하는 제 2 단계, 상기 제 2 단계 후에 노출된 상기 폴리실리콘막을 제거하여 게이트 전극을 형성하고 제 2 불순물을 이온주입하여 고농도 이온 주입 영역을 형성하는 제 3 단계, 상기 제3단계 후에 질화막을 형성하고 상기 게이트 전극과 반도체 기판이 드러날 때까지 질화막을 식각하여 질화막 스페이서를 형성하는 제4단계, 상기 제4단계 후에 전이금속막(40)을 증착후에 열처리하여 상기 폴리실리콘막과 실리콘 기판 상부에 실리사이드를 형성하는 제5단계, 및 상기 제5단계 후에 상기 저농도 이온 주입영역과 고농도 이온 주입 영역을 감싸는 부위에 상기 고농도 이온 주입 영역과 다른 형태의 제3불순물을 주입하여 고농도 불순물 주입 영역을 형성하는 제6단계를 포함하여 이루어지는 것을 특징으로 한다.In addition, according to the present invention, in the method of manufacturing a MOS transistor, a gate oxide film and a doped polysilicon film are sequentially formed on a semiconductor substrate, and then a predetermined pattern is formed as a photoresist film so that the semiconductor substrate is not completely exposed. After the first step of etching the polysilicon film, after the first step to form a low concentration ion implantation region by ion implanting the first impurity in the region other than the photosensitive film, the photoresist film is removed and the oxide film is deposited to form side oxide film spacer A third step of forming a gate electrode by removing the polysilicon film exposed after the second step and forming a high concentration ion implantation region by ion implanting a second impurity, and forming a nitride film after the third step; The nitride film is etched until the gate electrode and the semiconductor substrate are exposed. A fourth step of forming a phaser, a fifth step of forming a silicide on the polysilicon film and the silicon substrate by heat-treating the transition metal film 40 after the fourth step, and after the fifth step, the low concentration ion And a sixth step of forming a high concentration impurity implantation region by implanting a third impurity different from the high concentration ion implantation region into a portion surrounding the implantation region and the high concentration ion implantation region.
이하, 첨부된 도면 제2도 및 제3도를 참조하여 본 발명에 따른 실시예를 상세히 설명하면, 도면에서 21,31은 반도체 기판, 22,32는 게이트 산화막, 23,33'은 게이트 전극, 24는 채널, 25,35는 N-영역, 37은 산화막 스페이서, 26,38은 N+영역, 28,40'은 실리사이드, 27,41은 P+영역, 33은 폴리실리콘막, 34는 감광막, 36은 산화막, 39는 질화막 스페이서, 40은 전위 금속막을 각각 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 2 and 3 of the accompanying drawings. In the drawings, 21 and 31 are semiconductor substrates, 22 and 32 are gate oxide films, 23 and 33 'are gate electrodes, and 24 channels, 25,35 is N - region, the spacer 37 is an oxide film, the N + regions 26,38, 28,40 'is a silicide, 27,41 are P + regions, 33 is a polysilicon film, the photosensitive film 34, 36 denotes an oxide film, 39 a nitride film spacer, and 40 a potential metal film.
먼저, 제2도를 통하여 본 발명에 따른 트랜지스터의 구조를 상세히 살펴본다.First, the structure of the transistor according to the present invention will be described in detail with reference to FIG. 2.
본 발명의 트랜지스터는 반도체 기판(21) 상에 형성된 게이트 산화막(22),상기 게이트 산화막(22) 상에 형성되되 역 T자형으로 이루어지는 게이트 전극(22), 상기 게이트 산화막(2)의 밀에 형성되되 반도체 기판(21)에 형성되는 채널(24), 상기 채널(24)을 사이에 두고 형성되되 상기 게이트 산화막(22)의 양측 끝단 일부에 걸쳐 좌우 대칭으로 반도체 기판(21)에 형성되어지는 두 개의 N-영역(25), 상기 N-영역(25)에 접하여 형성되되 상기 게이트 전극(23) 하부를 벗어나 형성되는 두 개의 N+영역 (26), 상기 채널(24) 부위에 형성되어진 N-영역(25)과 N-영역(26)을 감싸며 형성되어지는 포켓(pocket) 형태의 P+영역(27), 상기 게이트 전극(23)과 두 개의 N+영역 (26)상에 형성되어지는 실리사이드(28)로 구성되어 진다.The transistor of the present invention is formed on the gate oxide film 22 formed on the semiconductor substrate 21, on the gate oxide film 22 formed on the gate oxide film 22, and formed on the mill of the gate oxide film 2 and the gate oxide film 2. The channel 24 is formed on the semiconductor substrate 21 and the channel 24 is interposed therebetween, and the two channels are formed on the semiconductor substrate 21 in a symmetrical manner over a portion of both ends of the gate oxide film 22. of N - region 25, the N - region 25 are formed in contact with been formed on the two N + region 26, the channel 24 portion which is formed outside the gate electrode 23, lower N - P + region 27 in the form of a pocket formed around the region 25 and the N − region 26, and the silicide formed on the gate electrode 23 and the two N + regions 26. It consists of (28).
상기 본 발명의 트랜지스터를 만드는 제조 공정을 제3도를 참조하여 상세히 설명한다.The manufacturing process for making the transistor of the present invention will be described in detail with reference to FIG.
우선, 제3도(a)는 반도체 기판(31) 상부에 약 100 내지 200Å의 게이트 산화막 (32), 약 1,000 내지 2,000Å의 도핑된 폴리실리콘막(33)을 차례로 형성한 후에 소정의 패턴을 감광막(34)으로 형성한 상태의 단면도이다.First, in FIG. 3A, a gate oxide film 32 of about 100 to 200 mW and a doped polysilicon film 33 of about 1,000 to 2,000 mW are sequentially formed on the semiconductor substrate 31, and then a predetermined pattern is formed. It is sectional drawing of the state formed with the photosensitive film | membrane 34.
제3도는(b)는 상기 감광막(34)을 이용하여 건식식각으로 폴리실리콘막(33)을 식각하는데, 이때 상기 감광막(34) 이외의 지역에는 약 100 내지 400Å의 폴리실리콘을 남긴다. 그 후에 제1불순물을 이온주입하여 N-영역(35)을 형성한다. 그리고 제1불순물의 주입조건은 50 내지 500keV, 이온 주입량은 1×1011내지 1×1018cm-2이다.FIG. 3 (b) shows that the polysilicon layer 33 is etched by dry etching using the photosensitive layer 34. In this case, polysilicon of about 100 to 400 mm is left in the region other than the photosensitive layer 34. Referring to FIG. Thereafter, the first impurity is implanted to form an N − region 35. The implantation conditions of the first impurity are 50 to 500 keV, and the ion implantation amount is 1 × 10 11 to 1 × 10 18 cm -2 .
제3도(c)는 상기 감광막(34)을 제거하고 나서 약 1,000 내지 2,500Å의 저온 산화막(36)을 증착한다.3C, the low temperature oxide film 36 of about 1,000 to 2,500 Å is deposited after the photosensitive film 34 is removed.
제3도(d)는 반응성 이온 식각법으로 상기 저온산화막(36)을 식각하여 측면 산화막 스페이서(37)를 형성한 다음에 다시 건식식각으로 노출된 폴리실리콘막(33)을 제거하여 게이트 전극(33')을 형성하고, 제2불순물을 이온주입하여 N+영역(38)을 형성한다. 이때의 제2불순물의 주입조건을 30 내지 300keV, 이온 주입량은 1×1011내지 1×1019cm-2이다.FIG. 3 (d) illustrates etching the low temperature oxide layer 36 by reactive ion etching to form side oxide spacers 37, and then removing the polysilicon layer 33 exposed by dry etching. 33 ') and the second impurity is implanted to form the N + region 38. At this time, the implantation conditions of the second impurity is 30 to 300 keV, and the ion implantation amount is 1 × 10 11 to 1 × 10 19 cm -2 .
제3도(e)는 질화막을 약 1,000 내지 2,000Å 정도로 증착한 후에, 폴리실리콘막(33)과 반도체 기판(31)이 드러날 때까지 건식식각으로 질화막의 소정부위를 제거하여 측면 산화막 스페이서(37)의 측면에 형성되는 질화막 스페이서(39)를 형성한다.FIG. 3E shows that the nitride film is deposited at about 1,000 to 2,000 microns, and then a predetermined portion of the nitride film is removed by dry etching until the polysilicon film 33 and the semiconductor substrate 31 are exposed. The nitride film spacer 39 is formed on the side surface thereof.
제3도(f)는 전이금속막(40)을 증착 후에 열처리하여 상기 폴리실리콘막(33)과 실리콘 기판(31) 상부에 실리사이드(40')가 형성되도록 한다. 이때 상기 전이금속막상에 산화막 또는 질화막을 증착하여 분위기 가스와의 반응을 차단하게 되면은 더욱 효과적이다.(제4도 참조).FIG. 3 (f) shows that the silicide 40 'is formed on the polysilicon film 33 and the silicon substrate 31 by heat-treating the transition metal film 40 after deposition. In this case, it is more effective to deposit an oxide film or a nitride film on the transition metal film to block the reaction with the atmosphere gas. (See FIG. 4).
제3도(g)는 습식식각에 의하여 측면 질화막 스페이서(39)와 측면 산화막 스페이서(37)를 제거하고 소정의 각도로 기울여서 제3불순물을 이온주입하여 P+영역(41)을 형성한다. 이때 실리사이드(40')가 이온 주입시의 보호층 역할을 하게 된다. 그리고 제3불순물 이온 주입시의 조건은 에너지 50 내지 500keV, 이온 주입량 1×1010내지 1×1017cm-2이다.FIG. 3 (g) removes the side nitride layer spacer 39 and the side oxide layer spacer 37 by wet etching and inclines at a predetermined angle to ion implant the third impurity to form the P + region 41. At this time, the silicide 40 'serves as a protective layer during ion implantation. The conditions at the time of the third impurity ion implantation are energy 50 to 500 keV and ion implantation amounts of 1 × 10 10 to 1 × 10 17 cm -2 .
그리고 상기 본 발명의 산화막(36)과 질화막 스페이서(39)는 각각 질화막, 산화막으로 구성하여도 본 발명의 동일한 실시예를 얻을 수 있으며, 또한 N형과 P형을 각각 P형, N형으로 구성하여도 마찬가지이다.In addition, the oxide film 36 and the nitride film spacer 39 of the present invention can be made of the nitride film and the oxide film, respectively, to obtain the same embodiment of the present invention, and the N-type and the P-type are P-type and N-type, respectively. The same is true.
상기와 같이 이루어지는 본 발명은 역 T자형 게이트 구조와 포켓 형태의 이온 주입을 통하여 게이트 전극과 소오스 및 드레인 영역의 중첩길이를 증가시키게 되어 드레인의 측면 전계를 감소시켜 소자의 특성을 향상시키게 되고, 또한 게이트 전극과 실리사이드가 자기정렬 방식에 의한 포켓 이온 주입시의 보호층 역할도 함께 함으로써 공정의 단순화를 이룰 수 있는 효과가 있다.The present invention made as described above increases the overlap length of the gate electrode, the source and the drain region through the reverse T-shaped gate structure and the pocket type ion implantation, thereby reducing the side electric field of the drain, thereby improving the characteristics of the device. Since the gate electrode and the silicide also serve as a protective layer in the pocket ion implantation by the self-aligning method, the process can be simplified.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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1992
- 1992-12-30 KR KR1019920026842A patent/KR960000233B1/en not_active IP Right Cessation
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| US7449403B2 (en) | 2004-08-06 | 2008-11-11 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor device |
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| Publication number | Publication date |
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| KR940016961A (en) | 1994-07-25 |
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