Claims (2)
요구기(requester)와 응답기(responder)를 적어도 하나 이상씩 갖는 병렬처리 시스템 또는 다중처리 시스템에서 상기 응답기의 응답가능 상태에 따라서 요구기의 접근 동작을 수행하거나 연기하는 방법에 있어서; 상기 요구기에 의해 접근주소가 생성되면, 버스의 사용을 신청하고, 버스의 사용을 위한 경쟁에 돌입하는 단계(S1∼S3)와; 버스경쟁에서 승리(WIN)하였는 지의 여부를 판별하고, 버스경쟁에서 졌다고 판명되면, 다시 버스사용의 신청을 수행하고, 버스 경쟁에서 이겼다고 판명되면, 생성된 주소가 어느 응답기의 것인 지를 조사하는 단계(S4, S5)와; 해당 응답의 응답상태를 조사하여 응답불능 상태라고 판명되면 버스사용 신청자를 조사하고, 신청자가 없는 지를 판별하는 단계(S6∼S8)와; 신청자가 있다고 판명되면 다시 버스사용 신청을 수행하고, 신청자가 없다고 판명되면 다시 해당 응답기의 상태를 조사하는 단계와; 상기의 해당 응답기 응답상태 조사단계(S6)에서, 해당 응답기가 응답가능상태에 있다고 판명되면 버스를 구동하고, 응답기로 부터 응답가능 여부를 나타내는 정보를 수집하여 정보의 상태를 조사한 후, 그 정보에 오류가 있는지의 여부를 조사하는 단계(S10∼S12)와; 오류가 있는 것으로 판명되면 재 시도신호를 구동하고, 오류가 없는 것으로 판명되면 읽기와 쓰기동작 중 어느 것인가를 조사하는 단계(S13, S14)와; 쓰기동작인지의 여부를 조사하고 쓰기라고 판명되면 응답기의 해당 주소에 데이타를 쓰고 종료하는 단계(S15, S16)와; 상기의 단계에서, 읽기동작이라고 판명되면 해당 주소의 정보를 읽고 버스의 사용을 신청하는 단계(S17, S18)와; 읽혀진 정보를 일시 저장하고, 다시 버스 사용의 경쟁에 돌입하는 단계(S19, S20)와; 버스경쟁에서 승리하였는지의 여부를 조사하여졌다고 판명되면 버스의 사용을 재신청하고, 이겼다고 판명되면 읽혀진 정보를 버스로 구동하고 종료하는 단계(S21, S22)를 포함하는 것을 특징으로 하는 병렬/다중 처리 구조 컴퓨터 시스템의 요구가 접근 연기 방법.A method of performing or delaying an access operation of a requestor in accordance with a responsive state of the responder in a parallel processing system or a multiprocessing system having at least one requestor and a responder; When the access address is generated by the requestor, applying for the use of the bus and entering a competition for the use of the bus (S1 to S3); Determining whether or not there was a win in the bus competition, if it was found to have lost the bus competition, again applying for the use of the bus, and if it was found that it had won the bus competition, investigating which responder the generated address was from (S4, S5); Checking the response status of the response and determining that there is no answer, determining whether there is no applicant (S6 to S8); If it is determined that there is an applicant, performing the bus use application again; if it is determined that there is no applicant, again examining the state of the responder; In the corresponding responder response state investigation step (S6), if the responder is found to be in the answerable state, the bus is driven, and information indicating whether or not the answering machine is available is collected and the state of the information is examined. Checking whether there is an error (S10 to S12); Driving a retry signal if it is determined that there is an error, and checking whether one of the read and write operations is performed (S13, S14); Checking whether it is a write operation and if it is found to be write, writing and ending data at the corresponding address of the responder (S15, S16); In the above step, if it is determined that the read operation (S17, S18) to read the information of the address and to use the bus; Temporarily storing the read information and entering into a race to use the bus again (S19 and S20); Re-applying the use of the bus if it is determined whether or not it has been won in the bus competition, and driving (S21, S22) to drive and terminate the read information to the bus if it is determined to have been won (S21, S22). How to delay the approach of rescue computer system needs.
시스템버스(1)에 각각 연결되는 요구기(requester)와 응답기(responder)를 적어도 하나 이상씩 갖는 병렬처리 시스템 또는 다중처리 시스템에서 상기 응답기의 응답 가능 상태에 따라서 상기 요구기의 접근 동작을 수행하거나 연기하는 장치에 있어서; 상기 장치는 어떤 하나의 요구기로 부터 상기 시스템 버스(1)를 통하여 제공되는 주소를 해독하여 요구기가 어떤 응답기에 대해 접근을 요청하는 지를 판별하는 응답자 판별기(2)와, 해당 응답기의 응답상태가 응답기 동작 사이클 중 어느 상태에 있는 지를 감지하는 응답 상태 감지기(3)와; 해당 응답기의 응답을 보유하고 변경하는 응답 상태 저장기(4)와, 상기 시스템 버스(1)의 동작 사이클 규격에 맞추어 상기 응답자 판별기(2)와 상기 응답 상태 감지기(3) 및 상기 응답 상태 저장기(4)의 동작을 제어하는 버스 감지 상태 순차 제어기(5)를 포함하는 것을 특징으로 하는 병렬/다중 처리 구조 컴퓨터 시스템의 요구가 접근 연기 장치.In a parallel processing system or a multiprocessing system having at least one requestor and a responder respectively connected to the system bus 1, the access operation of the requestor is performed according to the response state of the responder; A device for deferring; The device comprises a responder discriminator (2) which deciphers an address provided through the system bus (1) from any one requester and determines which responder the accessor requests access to, and the response state of the responder is A response state detector (3) for detecting which state of the transponder operation cycle is present; A response state store 4 for holding and changing the response of the responder; and storing the responder discriminator 2, the response state detector 3, and the response state in accordance with the operating cycle specification of the system bus 1; An apparatus for delaying access to a parallel / multiple processing architecture computer system, comprising a bus sense state sequential controller 5 for controlling the operation of the instrument 4.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.