KR850006743A - System for bypass control during computer pipeline operation - Google Patents

System for bypass control during computer pipeline operation Download PDF

Info

Publication number
KR850006743A
KR850006743A KR1019850000968A KR850000968A KR850006743A KR 850006743 A KR850006743 A KR 850006743A KR 1019850000968 A KR1019850000968 A KR 1019850000968A KR 850000968 A KR850000968 A KR 850000968A KR 850006743 A KR850006743 A KR 850006743A
Authority
KR
South Korea
Prior art keywords
data
operand address
instruction
register
bypass
Prior art date
Application number
KR1019850000968A
Other languages
Korean (ko)
Other versions
KR900002436B1 (en
Inventor
도이아끼 기다무라 (외 1)
Original Assignee
야마모도 다꾸마
후지쓰 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야마모도 다꾸마, 후지쓰 가부시끼 가이샤 filed Critical 야마모도 다꾸마
Publication of KR850006743A publication Critical patent/KR850006743A/en
Application granted granted Critical
Publication of KR900002436B1 publication Critical patent/KR900002436B1/en

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Advance Control (AREA)

Abstract

내용 없음No content

Description

컴퓨터의 파이프라인 동작시의 바이패스 제어를 위한 시스템System for bypass control during computer pipeline operation

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음As this is a public information case, the full text was not included.

제2도는 본 발명의 실시예에 따라 컴퓨터의 파이프라인 동작시의 바이패스 제어를 위한 시스템의 간략화된 블록도.2 is a simplified block diagram of a system for bypass control during pipeline operation of a computer in accordance with an embodiment of the present invention.

제3도는 제2도에 표시된 시스템의 동작을 설명하기 위한 파이프라인 흐름도.3 is a pipeline flow diagram for explaining the operation of the system shown in FIG.

제4도는 본 발명의 또다른 실시예의 예시도.4 is an illustration of another embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

911,912,913 ; 661,662,671,672; 66,67 : 선택기911,912,913; 661,662,671,672; 66,67: selector

921,922,923; 811,812,813,814 : 바이패스레지스터921,922,923; 811,812,813,814: bypass register

931,932,933 : 식별번호레지스터 B : 버퍼단931,932,933: Identification number register B: Buffer stage

E : 실행단 W : 결과쓰기단E: Execution Stage W: Result Writing Stage

3 : 제어회로3: control circuit

422 내지 455; 421 내지 425 : 바이패스 유효플래그레지스터422 to 455; 421 to 425: bypass effective flag register

Claims (5)

다수의 처리단을 사용하고 하나의 명령이 다수의 기간에 걸쳐 실행되며 선행명령실행의 종료전에 본 명령의 실행을 개시 시킴으로써 다수의 명령이 병렬로 실행되는 컴퓨터의 파이프라인 동작시의 바이패스 제어를 위한 시스템에 있어서 선행명령의 결과 데이타 및 본 명령의 소오스데이타간의 컨플리크트(conflict)를 검지하기 위한 컨플리크트 검지수단, 정상결과 쓰기 기간에 앞서 선행명령의 결과 데이타에 대한 설정을 표시하기 위한 데이타 설정표시 수단, 선행명령의 결과 데이타 및 본 발명의 소오스데이타간에 컨플리크트가 검지되고 본 명령의 소어스데이타에 대한 설정이 검지된 후에 이러한 소오스데이타를 필요로 하는 처리단으로 소오스데이타를 곧바로 바이패스하기 위한 소오스 데이타 바이패스 수단으로 구성되는 것을 특징으로 하는 컴퓨터의 파이프라인 동작시의 바이패스 제어를 위한 시스템.Bypassing the pipeline operation of a computer with multiple instructions executed in parallel by using multiple processing stages and executing one instruction over multiple periods and initiating execution of this instruction prior to the end of the preceding instruction execution. In the system for detecting a conflict between the result data of the preceding command and the source data of the command, the detection means for detecting the result data of the preceding command prior to the normal result writing period. The source data is immediately transferred to a processing unit that requires such source data after a detect is detected between the data setting display means, the result data of the preceding command, and the source data of the present invention, and the setting of the source data of the present command is detected. Source data bypass means for bypassing, characterized in that Computers of a pipeline system for by-pass control at the time of operation. 제1항에 있어서, 상기 처리단이 오퍼랜드 어드레스 계산단, 오퍼랜드 데이타 인출단, 계산실행단 및 것과 쓰기단을 포함하고, 상기 컨플리크 검지수단이 선행 명령의 실행결과가 쓰여지는 레지스터와 본 발명에 대한 어드레스 계산에 필요한 데이타가 읽혀지는 레지스터간의 컨플리크트를 검지하는 것을 특징으로 하는 컴퓨터의 파이프라인 동작시의 바이패스 제어를 위한 시스템.The register according to claim 1, wherein said processing stage comprises an operand address calculating stage, an operand data retrieving stage, a calculation execution stage, and a write stage, and said conflict detecting means writes a register to which an execution result of a preceding instruction is written. A system for bypass control during pipeline operation of a computer, characterized by detecting a conflict between registers in which data necessary for address calculation for a memory is read. 제1항에 있어서, 상기 데이타 설정표시 수단이 특별한 명령에서 결과 쓰기 실행 기간에 쓰여질 데이타가 어드레스 계산 실행기간에 설정되는 데이타라는 것을 표시하는 것을 특징으로 하는 컴퓨터의 파이프라인 동작시의 바이패스 제어를 위한 시스템.2. The bypass control in a pipeline operation of a computer according to claim 1, wherein said data setting display means indicates that the data to be written in the result writing execution period in the special instruction is the data set in the address calculation execution period. System. 제1항에 있어서, 상기 처리단이 오퍼랜드 어드레스를 계산하기 위한 오퍼랜드 어드레스 계산회로, 및 상기 계산된 오퍼랜드 어드레스를 보유하기 위한 오퍼랜드 어드레스 보유회로를 포함하며, 선행명령이 오퍼랜드 어드레스 계산용 계산회로에 의해 레지스터로 쓰여질 데이타의 내용을 정할 수 있는 명령이라는 전제하에 레지스터 컨플리트가 컴퓨터의 파이프라인 동작시의 어드레스계산용으로 사용된 입력데이타에 관해서 발생할 경우 본 명령에 대한 오퍼랜드 어드레스의 계산용 데이타가 바이패스를 통해 오퍼랜드 어드레스 보유회로로부터 공급되는 식으로 제어가 실행되는 것을 특징으로 하는 컴퓨터의 파이프라인 동작시의 바이패스 제어를 위한 시스템.The operand according to claim 1, wherein said processing step includes an operand address calculation circuit for calculating an operand address, and an operand address holding circuit for holding the calculated operand address, wherein a preceding instruction is executed by the operand address calculation circuit. If register register occurs with respect to the input data used for address calculation in the pipeline operation of the computer under the premise that the instruction can determine the contents of data to be written to the register, the data for calculating the operand address for this instruction is bypassed. And control is executed in such a manner as to be supplied from an operand address holding circuit via a control system. 제1항에 있어서, 상기 처리단이 오퍼랜드 어드레스를 계산하기 위한 오퍼랜드 어드레스 계산회로, 상기 오퍼랜드 어드레스 계산회로에서의 계산결과가 기록되는 파이프라인단의 번호에 의존해서 번호가 부여된 다수의 바이패스 레지스터 및 상기 바이패스 레지스터의 각각에 관한 여러종류의 명령과 일치해서 바이패스 허용 데이타를 기억시키기 위한 바이패스 허용 데이타 기억회로를 포함하며, 선행명령이 상기 오퍼랜드 어드레스 계산회로로부터의 데이타 또는 기억부분으로부터 읽혀진 데이타에 의해 레지스터에 쓰여진 데이타의 내용을 정할 수 있는 명령이라는 전제하에 컴퓨터의 파이프라인 동작시의 어드레스 계산용으로 사용된 입력데이타에 관해 레지스터 컨플리크트가 발생할 경우 본 명령을 위한 오퍼랜드 어드레스 계산시에 베에스 수정 또는 인덱스 수정을 위한 데이타가 바이패스를 통해 상기 바이패스 레지스터로부터 공급되는 식으로 제어가 행하여지는 것을 특징으로 하는 컴퓨터의 파이프라인 작동시의 바이패스 제어를 위한 시스템.2. The plurality of bypass registers according to claim 1, wherein said processing stage is numbered depending on an operand address calculating circuit for calculating an operand address and a number of pipeline stages at which the calculation result in said operand address calculating circuit is recorded. And a bypass permission data storage circuit for storing bypass permission data in accordance with various types of instructions for each of the bypass registers, wherein a preceding command is read from data or a storage portion from the operand address calculation circuit. When register conflict occurs with respect to the input data used for address calculation during pipeline operation of the computer under the premise that an instruction can be used to determine the contents of data written to a register by data, the operand address calculation for this instruction is performed. Beth Su Or a data system for by-pass control during pipeline operation of a computer, characterized in that that the control is performed in a way which is supplied from the bypass register via a by-pass for the index modification. ※ 참고사항:최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
KR1019850000968A 1984-02-24 1985-02-16 Bypass control system for pipeline processing KR900002436B1 (en)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP59-034056 1984-02-24
JP59034056A JPS60178539A (en) 1984-02-24 1984-02-24 By-pass control system of information processor
JP59-034057 1984-02-24

Publications (2)

Publication Number Publication Date
KR850006743A true KR850006743A (en) 1985-10-16
KR900002436B1 KR900002436B1 (en) 1990-04-14

Family

ID=12403616

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019850000968A KR900002436B1 (en) 1984-02-24 1985-02-16 Bypass control system for pipeline processing

Country Status (2)

Country Link
JP (1) JPS60178539A (en)
KR (1) KR900002436B1 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0752390B2 (en) * 1985-05-07 1995-06-05 株式会社日立製作所 Instruction processor
JPH0823820B2 (en) * 1985-10-23 1996-03-06 富士通株式会社 Address overlap check processor
JP3445535B2 (en) * 1999-09-24 2003-09-08 株式会社東芝 Bypass control circuit

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49114338A (en) * 1973-02-28 1974-10-31
JPS5041442A (en) * 1973-08-16 1975-04-15
JPS57114948A (en) * 1980-12-31 1982-07-17 Fujitsu Ltd Register advanced control system

Also Published As

Publication number Publication date
JPS60178539A (en) 1985-09-12
KR900002436B1 (en) 1990-04-14

Similar Documents

Publication Publication Date Title
US5043868A (en) System for by-pass control in pipeline operation of computer
US6233670B1 (en) Superscalar processor with direct result bypass between execution units having comparators in execution units for comparing operand and result addresses and activating result bypassing
KR900008394A (en) Data processing device
KR950703325A (en) Method and system for processing load and store operations in superscalar microprocessor
KR960011613A (en) Data processing device
KR910012925A (en) How to initialize and address the components of your personal computer system and memory
WO1979000035A1 (en) Apparatus for use with a data processor for defining a cyclic data buffer
KR920010475A (en) Parallel processing apparatus and its parallel processing method
KR890015137A (en) I / O control system
KR850006743A (en) System for bypass control during computer pipeline operation
KR960011669A (en) Central Processing Unit
SE8604223L (en) SET AND DEVICE FOR EXECUTIVE ORDER IN ORDER TO EXECUTE TWO INSTRUCTION SEQUENCES
KR960025210A (en) Emulation device
JPS6232508B2 (en)
KR930010775A (en) Image processing device
KR890002758A (en) Data processing system
JPS6125168B2 (en)
JPS6020769B2 (en) Microprogram control method
JPS6047617B2 (en) information processing equipment
JPH0258648B2 (en)
KR960029969A (en) A data processor having a pipeline processing function
KR930004861A (en) Information processing system
KR880011669A (en) Data processing method and device
JPH03119424A (en) Information processing system and its device
KR900013394A (en) Microprocessor with Memory Buffer

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20010404

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee