KR950027561A - 처리 시스템 및 그의 동작 방법 - Google Patents

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Abstract

본 발명은 처리 시스템 및 동작 방법을 제공한다. 인스트럭션을 실행 회로로 지명할 것인지의 여부에 대한 판정이 행해진다. 인스트럭션을 지명하기로 판정한 후에, 이 인스트럭션에 대한 예외 조건이 존재하는지의 여부에 대한 판정이 행해진다. 이 인스트럭션은 실행 회로로 지명된다. 이 인스트럭션에 대하여 예외 조건이 존재하는지의 여부에 대한 판정에 응답하며, 실행 회로가 이 인스트럭션을 실행하지 못하도록 하는 표시가 출력된다.

Description

처리 시스템 및 그의 동작 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 바람직한 실시예에 따른 정보 처리 프로세서의 블럭도.

Claims (16)

  1. 처리 시스템(a processing system)을 동작시키는 방법에 있어서; 실행을 위하여 인스터럭션(an instruction)을 실행 회로(execution circuitry)로 지명(dispatching)할 것인지의 여부를 판정하는 단계와; 상기 인스트럭션을 지명하기로 판정한후에, 상기 인스트럭션에 대하여 예외 조건(an exception condition)이 존재하는지의 여부를 판정하는 단계와; 상기 인스트럭션을 상기 실행 회로로 지명하는 단계와; 상기 인스트럭션에 대하여 예외 조건이 존재한다는 판정에 응답하여, 상기 실행 회로가 상기 인스트럭션을 실행하지 못하도록 표시(an indication)를 출력하는 단계를 포함하는 처리 시스템의 동작 방법.
  2. 제1항에 있어서, 상기 출력 단계는, 상기 인스트럭션을 상기 실행 회로로 지명하는 동안 상기 표시를 출력하는 단계를 포함하는 처리 시스템의 동작 방법.
  3. 제1항에 있어서, 상기 예외 조건은 인스트럭션 인출 및 디코드 관련 예외 조건(an instruction fetch and decode related exception condition)인 처리 시스템의 동작 방법.
  4. 제1항에 있어서, 상기 표시를 상기 실행 회로에 저장하는 단계를 더 포함하는 처리 시스템의 동작 방법.
  5. 제1항에 있어서, 상기 표시를 재배열 버퍼(a reorder buffer)에 저장하는 단계를 더 포함하는 처리 시스템의 동작 방법.
  6. 제1항에 있어서, 상기 예외 조건이 없었다면 상기 인스트럭션이 실행되어졌을 기계 사이클(a machine cycle)동안, 상기 예외 조건을 처리하는 단계를 더 포함하는 처리 시스템의 동작 방법.
  7. 제6항에 있어서, 상기 처리 단계는, 인스트럭션 시퀸스(a sequence of instruction)에서, 상기 인스트럭션을 선행하는 인스트럭션의 완료(completion)에 응답하여, 상기 예외 조건을 처리하는 단계를 포함하는 처리 시스템의 동작 방법.
  8. 제1항에 있어서, 상기 지명 단계는 하나의 기계 사이클 동안 다수의 인스트럭션을 지명하는 단계를 포함하는 처리 시스템의 동작 방법.
  9. 처리 시스템에 있어서; 인스터럭션을 실행하는 실행회로와; 실행을 위하여 상기 인스트럭션을 상기 실행회로로 지명할 것인지의 여부를 판정하고, 상기 인스트럭션을 지명하기로 판정한후에, 상기 인스트럭션에 대하여 예외 조건이 존재하는지의 여부를 판정하고, 상기 인스트럭션을 상기 실행 회로로 지명하고, 상기 인스트럭션에 대하여 예외 조건이 존재한다는 판정에 응답하여, 상기 실행 회로가 상기 인스트럭션을 실행하지 못하도록 표시를 출력하기 위한 지명 회로를 포함하는 처리 시스템.
  10. 제9항에 있어서, 상기 지명 회로는, 상기 인스트럭션을 상기 실행 회로로 지명하는 동안 상기 표시를 출력하는 처리 시스템.
  11. 제9항에 있어서, 상기 예외 조건은 인스트럭션 인출 및 디코드 관련 예외 조건인 처리 시스템.
  12. 제9항에 있어서, 상기 실행 회로는 상기 표시를 저장하는 처리 시스템.
  13. 제9항에 있어서, 상기 표시를 저장하는 재배열 버퍼를 더 포함하는 처리 시스템.
  14. 제9항에 있어서, 상기 예외 조건이 없었다면 상기 인스트럭션이 실행되어졌을 기계 사이클동안, 상기 예외 조건을 처리하는 예외 처리 회로(exception processing circuitry)를 더 포함하는 처리 시스템.
  15. 제14항에 있어서, 상기 예외 처리 회로는, 인스트럭션 시퀸스에서 상기 인스트럭션을 선행하는 인스트럭션의 완료에 응답하여, 상기 예외 조건을 처리하는 처리 시스템.
  16. 제9항에 있어서, 상기 지명 회로는, 하나의 기계 사이클 동안 다수의 인스트럭션을 지명하도록 할수 있는 처리 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950006995A 1994-03-31 1995-03-30 처리 시스템 및 그의 동작 방법 KR100188502B1 (ko)

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