JP2694124B2 - 処理システム及び操作方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報を処理するための
システム及び操作方法に関する。

【０００２】

【従来の技術】スーパスカラ処理システムは同時に複数
の命令を実行するためのマルチプル実行ユニットを備え
ている。いくつかの処理システムでは、命令ストリーム
内でそれらの命令がプログラムされたシーケンス（以
降、「プログラム・シーケンス」と称する）に対して順
不同に実行可能である。それにも拘らず、いくつかの処
理システムは、命令のプログラム・シーケンスの順序ど
おりに命令を実行回路へディスパッチするべく設計され
ている。従来技術では、通常、このような順序どおりの
ディスパッチが、１つのマシン・サイクルの間に複数の
命令をディスパッチする処理システムの性能に対して悪
影響を及ぼしていた。特に、この１つのマシン・サイク
ルが短い場合には深刻であった。

【０００３】

【発明が解決しようとする課題】従って本発明の目的
は、順序どおりのディスパッチが、１つのマシン・サイ
クルの間に複数の命令をディスパッチする処理システム
の機能に対して大きな悪影響を及ぼさないような処理シ
ステム及び操作方法を提供することである。

【０００４】

【課題を解決するための手段】本発明の処理システム及
び操作方法において、複数の命令が実行回路へシーケン
スとしてディスパッチされる。命令を実行するべく実行
回路へディスパッチするべきか否かについて判断がなさ
れる。命令をディスパッチするべきであると判断された
後、その命令についての例外条件が存在するか否かが判
断される。そして、命令が実行回路へディスパッチされ
る。命令についての例外条件が存在すると判断される
と、実行回路によるその命令の実行を禁止する標示信号
が出力される。

【０００５】本発明の技術的有用性は、順序どおりのデ
ィスパッチが、１つのマシン・サイクルの間に複数の命
令をディスパッチする処理システムの機能に対して大き
な悪影響を及ぼさないことである。

【０００６】

【実施例】本発明の実施例及びその有用性を図１乃至図
３８を参照して詳述する。使用する符号は、図中の類似
及び対応する部分と同じものである。

【０００７】図１は、好適例における情報処理のための
プロセッサ１０のシステムのブロック図である。好適例
では、プロセッサ１０が単一の集積回路であるスーパス
カラ・マイクロプロセッサである。従って、後に詳述す
るように、プロセッサ１０は、種々のユニット、レジス
タ、バッファ、メモリ、及び他の部分を備えており、こ
れらの全てが集積回路によって形成されている。さら
に、好適例においては、プロセッサ１０は、ＲＩＳＣ
（reduced instruction set computing）技術によって
動作する。図１に示すように、システム・バス１１は、
プロセッサ１０のバス・インタフェース・ユニット（Ｂ
ＩＵ）１２に接続される。ＢＩＵ１２は、プロセッサ１
０とシステム・バス１１との間の情報の転送を制御す
る。

【０００８】ＢＩＵ１２は、プロセッサ１０の命令キャ
ッシュ１４及びデータ・キャッシュ１６へ接続される。
命令キャッシュ１４は、シーケンサ・ユニット１８へ命
令を出力する。このような命令キャッシュ１４からの命
令に応答して、シーケンサ・ユニット１８は、プロセッ
サ１０の他の実行回路に対して選択的に命令を出力す
る。

【０００９】シーケンサ・ユニット１８に加えて、好適
例ではプロセッサ１０の実行回路がいくつかの多重実行
ユニット、すなわち分岐（branch）・ユニット２０、固
定小数点ユニットＡ（ＦＸＵＡ）２２、固定小数点ユニ
ットＢ（ＦＸＵＢ）２４、複素固定小数点ユニット（Ｃ
ＦＸＵ）２６、ロード／記憶ユニット（ＬＳＵ）２８及
び浮動小数点ユニット（ＦＰＵ）３０を備えている。Ｆ
ＸＵＡ２２、ＦＸＵＢ２４、ＣＦＸＵ２６及びＬＳＵ２
８は、汎用アーキテクチャ・レジスタ（ＧＰＲ）３２及
び固定小数点リネーム（rename）・バッファ３４からの
これらのソース・オペランド情報を入力する。さらに、
ＦＸＵＡ２２及びＦＸＵＢ２４は、桁上げビット（Ｃ
Ａ）・レジスタ４２からの「桁上げビット」を入力す
る。ＦＸＵＡ２２、ＦＸＵＢ、ＣＦＸＵ２６及びＬＳＵ
２８は、これらのオペレーションの結果（目的オペラン
ド情報）を、固定小数点リネーム・バッファ３４内の選
択されたエントリに記憶するために出力する。また、Ｃ
ＦＸＵ２６は、特殊用レジスタ（ＳＰＲ）４０からソー
ス・オペランドを入力したり、これに対して目的オペラ
ンド情報を出力したりする。

【００１０】ＦＰＵ３０は、そのソース・オペランド情
報を浮動小数点アーキテクチャ・レジスタ（ＦＰＲ）３
６及び浮動小数点リネーム・バッファ３８から入力す
る。ＦＰＵ３０は、そのオペレーションの結果（目的オ
ペランド情報）を、浮動小数点リネーム・バッファ３８
内の選択されたエントリに記憶するために出力する。

【００１１】ロード（Load）命令に応答して、ＬＳＵ２
８がデータ・キャッシュ１６から情報を入力し、この情
報をリネーム・バッファ３４及び３８のうち選択された
ものへ複写する。このような情報がデータ・キャッシュ
１６に記憶されていない場合、データ・キャッシュ１６
は、システム・バス１１に接続されたシステム・メモリ
３９から（ＢＩＵ１２及びシステム・バス１１を介し
て）このような情報を入力する。さらに、データ・キャ
ッシュ１６は、データ・キャッシュ１６から、システム
・バス１１に接続されたシステム・メモリ３９へ（ＢＩ
Ｕ１２及びシステム・バス１１を介して）情報を出力す
ることができる。記憶（Store）命令に応答して、ＬＳ
Ｕ２８は、ＧＰＲ３２及びＦＰＲ３６のうちの選択され
たものから情報を入力し、この情報をデータ・キャッシ
ュ１６へ複写する。

【００１２】シーケンサ・ユニット１８は、ＧＰＲ３２
から情報を入力し、ＦＰＲ３６へ情報を出力する。シー
ケンサ・ユニット１８から、分岐・ユニット２０は命令
とプロセッサ１０の現在の状態を示す信号とを入力す
る。このような命令及び信号に応答して、分岐・ユニッ
ト２０は、プロセッサ１０により実行するために、命令
のシーケンスを記憶する適切なメモリ・アドレスを指示
する信号をシーケンサ・ユニット１８へ出力する。分岐
・ユニット２０からのこのような信号に応答して、シー
ケンサ・ユニット１８は、指示された命令のシーケンス
を命令キャッシュ１４から入力する。もし１又は複数の
命令シーケンスが命令キャッシュ１４内に記憶されてい
なければ、命令キャッシュ１４は、システム・バス１１
に接続されたシステム・メモリ３９から（ＢＩＵ１２及
びシステム・バス１１を介して）このような命令を入力
する。

【００１３】命令キャッシュ１４からの命令入力に応答
して、シーケンサ・ユニット１８は、これらの命令を実
行ユニット２０、２２、２４、２６、２８及び３０の中
から選んだユニットへ選択的にディスパッチする。各実
行ユニットは、特定クラスの命令のうち１又は複数の命
令を実行する。例えば、ＦＸＵＡ２２及びＦＸＵＢ２４
は、ソース・オペランドに対して固定小数点での数学的
オペレーションの最初のクラスを実行する。例えば、加
算、減算、ＡＮＤ（論理積）、ＯＲ（論理和）及びＸＯ
Ｒ（排他的論理和）等である。ＣＦＸＵ２６は、ソース
・オペランドに対して固定小数点オペレーションの第２
のクラスを実行する。例えば固定小数点における乗算及
び除算である。ＦＰＵ３０は、ソース・オペランドに対
して浮動小数点オペレーションを実行する。例えば、浮
動小数点における乗算及び除算である。

【００１４】リネーム・バッファ３４の選択された１つ
に情報が記憶されたとき、このような情報は記憶場所
（例えばＧＰＲ３２又はＣＡレジスタ４２のうちの１
つ）に関連するものであり、その選択されたリネーム・
バッファを割当てた命令によって指定される。リネーム
・バッファ３４の選択された１つに記憶された情報は、
シーケンサ・ユニット１８からの信号に応答してその関
連するＧＰＲ３２（又はＣＡレジスタ４２）の１つに複
写される。図７乃至図１７に関して後に詳述するが、シ
ーケンサ・ユニット１８は、その情報を生成した命令の
「完了」に応答して、リネーム・バッファ３４の選択さ
れた１つに記憶された情報の複写を指示する。このよう
な複写は、「ライトバック（writeback）」と呼ばれて
いる。

【００１５】リネーム・バッファ３８の選択された１つ
に情報が記憶されたとき、このような情報はＦＰＲ３６
の１つに関連する。リネーム・バッファ３８の選択され
た１つに記憶された情報は、シーケンサ・ユニット１８
からの信号に応答してその関連するＦＰＲ３６の１つに
複写される。シーケンサ・ユニット１８は、その情報を
生成した命令の「完了」に応答して、リネーム・バッフ
ァ３８の選択された１つに記憶された情報の複写を指示
する。

【００１６】プロセッサ１０は、種々の実行ユニット２
０、２２、２４、２６、２８及び３０のうちのいくつか
において複数の命令を同時に処理することにより高性能
を実現する。従って、各命令は、各ステージ（stage）
からなるシーケンスとして処理され、各々が他の命令の
各ステージと並行して実行可能である。このような技術
は、「パイプライン処理」と呼ばれている。本発明の重
要な特徴としては、通常、命令が６つのステージで処理
されることである。すなわち、フェッチ（命令の取出
し）、デコード（復号化）、ディスパッチ（実行ユニッ
トの割振り）、実行、完了及びライトバックの各ステー
ジである。

【００１７】フェッチ・ステージでは、シーケンサ・ユ
ニット１８が、先に分岐・ユニット２０及びシーケンサ
・ユニット１８に関連して述べた命令のシーケンスを記
憶する１又は複数のメモリ・アドレスの中から１又は複
数の命令を（命令キャッシュ１４から）選択的に入力す
る。

【００１８】デコード・ステージでは、シーケンサ・ユ
ニット１８が、４つのフェッチ命令となるようにデコー
ドする。

【００１９】ディスパッチ・ステージでは、シーケンサ
・ユニット１８が、（デコード・ステージにおけるデコ
ードに応答して）各ディスパッチされた命令の結果（目
的オペランド情報）のためにリネーム・バッファのエン
トリを確保した後、実行ユニット２０、２２、２４、２
６、２８及び３０の中から選択されたものに対して４つ
のデコードされた命令を選択的にディスパッチする。こ
のディスパッチ・ステージでは、ディスパッチされた命
令のためにオペランド情報が選択された実行ユニットへ
与えられる。プロセッサ１０は、命令のプログラム・シ
ーケンスの順序でそれらの命令をディスパッチする。

【００２０】実行ステージでは、実行ユニットが、それ
らにディスパッチされた命令を実行し、それらのオペレ
ーションの結果（目的オペランド情報）を、前述のリネ
ーム・バッファ３４及びリネーム・バッファ３８内のエ
ントリに記憶するべく出力する。この方法では、プロセ
ッサ１０は、命令のプログラム・シーケンスに対して順
不同にそれらの命令を実行することができる。

【００２１】完了ステージでは、シーケンサ・ユニット
１８は、先の図３乃至図４に関して述べたように、命令
が「完了した」ことを示す。プロセッサ１０は、命令の
プログラム・シーケンスの順序でそれらの命令を「完了
する」

【００２２】ライトバック・ステージでは、シーケンサ
・ユニット１８が、リネーム・バッファ３４及び３８か
らの情報をＧＰＲ３２及びＦＰＲ３６にそれぞれ複写す
るよう指示する。シーケンサ・ユニット１８は、図７乃
至図１７に関して後述するように、選択されたリネーム
・バッファに記憶された情報のこのような複写を指示す
る。同様に、特定の命令のライトバック・ステージにお
いて、プロセッサ１０はその特定の命令に応答して、そ
のアーキテクチャの状態を更新する。プロセッサ１０
は、個々の命令のプログラム・シーケンスの順序で、各
々の命令のライトバック・ステージを処理する。後に、
図７乃至図１７に関して詳述するが、プロセッサ１０
は、特定の状況において命令の完了・ステージとライト
バック・ステージとをマージするという有用性を備えて
いる。

【００２３】好適例では、各命令は、命令処理の各ステ
ージを実行するために１つのマシン・サイクルを必要と
する。それにも拘らず、いくつかの命令（例えば、ＣＦ
ＸＵ２６によって実行される複素固定小数点命令）は、
複数のサイクルを必要とする場合がある。そのために、
先行する命令の完了に要する時間にばらつきがあること
から、特定の命令の実行ステージと完了ステージとの間
に様々な遅延が生じる可能性がある。

【００２４】図２は、プロセッサ１０の固定小数点ユニ
ット（ＦＸＵＡ）２２のブロック図である。ＦＸＵＡ２
２は、５０ａ及び５０ｂで示される保有ステーションを
備えている。同様に、分岐・ユニット２０、ＦＸＵＢ２
４、ＣＦＸＵ２６、ＬＳＵ２８、及びＦＰＵ３０もそれ
ぞれ保有ステーションをもっている。明確にするため
に、以下ではＦＸＵＡ２２及びその保有ステーションの
みについてこのオペレーションを説明するが、他の実行
ユニット及びそれらの保有ステーションのオペレーショ
ンについても同様である。

【００２５】保有（reservation）ステーション５０ａ
及び５０ｂは、シーケンサ・ユニット１８によってＦＸ
ＵＡ２２により実行されるべくディスパッチされた個々
の命令のための情報を記憶することができる。各保有ス
テーションは、それぞれ目的レジスタ・フィールド、オ
ペランドＡフィールド、オペランドＢフィールド、及び
操作コード・フィールドを備えている。さらに、好適例
の重要な特徴は、各保有ステーションが、それぞれ実行
許可（ＥＯＫ）フィールドを備えていることである。

【００２６】保有ステーションは、その目的レジスタ・
フィールドにて、その保有ステーションの個々の命令に
対して（シーケンサ・ユニット１８により指定された）
少なくとも１つの目的レジスタを識別する。同様に、保
有ステーションは、そのオペランドＡフィールド及びオ
ペランドＢフィールドの各々に、その保有ステーション
の個々の命令に対して（ＧＰＲ３２、リネーム・バッフ
ァ３４、ＦＸＵＢ２４、ＣＦＸＵ２６又はＬＳＵ２８か
らの）ソース・オペランド情報を記憶する。保有ステー
ションは、個々の命令に対応して、そのオペレーション
がそのソース・オペレーション情報に関してＦＸＵＡ２
２により実行されることを示す（シーケンサ・ユニット
１８により指定された）操作コードを操作コード・フィ
ールドに記憶する。

【００２７】制御ロジック５６からの信号に応答して、
実行ロジック５４は、保有ステーションのオペランドＡ
フィールド及びオペランドＢフィールドからソース・オ
ペランド情報を入力し、それらに基づいて（その保有ス
テーションに記憶された操作コードによって示された）
オペレーションを実行する。このようなオペレーション
によって得られる情報は、実行ロジック５４からリネー
ム・バッファ３４、ＦＸＵＢ２４、ＣＦＸＵ２６及びＬ
ＳＵ２８へ出力される。この情報は、リネーム・バッフ
ァ３４の選択された１つに記憶される。マルチプレクサ
５８の出力によって識別された目的レジスタに対応し
て、（選択されたリネーム・バッファ内に）記憶された
情報がＧＰＲ３２の１つに関係付けられる。

【００２８】好適例の重要な特徴は、保有ステーション
がさらに（シーケンサ・ユニット１８により指定され
た）ＥＯＫ情報をそのＥＯＫフィールドに記憶すること
である。このＥＯＫ情報は、プロセッサ１０が実行直列
化命令の実行を遅らせるような所与の状況に対処するた
めに有用である。実行の直列化は、プロセッサ１０のよ
うな多重パイプラインでかつ順不同な実行を行うプロセ
ッサにおいて、命令の実行を遅らせるための技術であ
る。プロセッサ１０が実行直列化命令の実行を遅らせる
第１の状況は、その命令が、順不同に実行するべきでな
い命令の場合である。第２の状況は、その全てのソース
・オペランド情報が利用可能でかつ有効となるまで命令
の実行を遅らせる場合である。

【００２９】第１の状況（その命令が順不同に実行する
べきでない命令の場合）に関して述べる。通常、プロセ
ッサ１０は、命令のプログラム・シーケンスに対し、命
令ストリーム内で順不同に実行されるように実行する。
よってそれらの命令の結果は、命令のプログラム・シー
ケンスの順序で利用可能となる必要はない。しかしなが
ら、プロセッサ１０は、命令の結果をアーキテクチャ・
レジスタ（例えば、ＧＰＲ３２やＦＰＲ３６）へ命令の
プログラム・シーケンスの順序でライトバックする。こ
のためにプロセッサ１０は、命令の結果を速やかに記憶
するためのリネーム・バッファ３４及び３８を備えてお
り、そして適切な時間の後（すなわち、全ての先行する
命令の実行が、例外条件を発生することなく終了すると
き）、一時的に記憶された結果をアーキテクチャ・レジ
スタへライトバックする。

【００３０】それにも拘らず、好適例のように、いくつ
かの命令がＳＰＲ４０（図１）に対して動作することが
ある。この場合、命令の結果は、リネーム・バッファに
一時的に記憶されることなく直接ＳＰＲ４０に書込まれ
る。このような命令の例としてはＴＯ移動（Move To）
命令があり、ＣＦＸＵ２６が、ＧＰＲ３２の１つからＳ
ＰＲ４０の１つへと情報を移動する。図１に示すよう
に、ＣＦＸＵ２６は、ＳＰＲ４０に接続されている。Ｔ
Ｏ移動命令が実行されると、即座にＳＰＲ４０の１つを
更新する。他の例では、記憶（Store）命令の結果が、
リネーム・バッファに一時的に記憶されることなく直接
データ・キャッシュ１６のメモリ場所に書込まれる。

【００３１】プロセッサ１０は、このような命令の場
合、本来のとおりにすなわち順不同には実行しない（こ
の場合、命令の結果は、リネーム・バッファに一時的に
記憶されずに直接アーキテクチャ・レジスタ又はメモリ
場所に書込まれる）。それによって、プロセッサ１０
は、精確な割込みと正確な例外を実現する。さらに、命
令の結果が一時的にリネーム・バッファに記憶されるこ
となく直接アーキテクチャ・レジスタ又はメモリ場所に
書込まれるので、このような命令はライトバック・ステ
ージ無しで処理される。従って、順序どおりの完了及び
ライトバックを確保するために、プロセッサ１０は、先
行する全ての命令が完了するまでこのような命令の実行
を遅らせるのである。

【００３２】前述の第２の状況（全てのソース・オペラ
ンド情報が利用可能でかつ有効となるまで命令の実行を
遅らせる場合）に関しては、図３を参照すると、命令が
シーケンサ・ユニット１８からディスパッチされた時点
でその命令のソース・オペランド情報が利用可能でない
とき、保有ステーションがその命令についての情報を一
時的に記憶する。そしてソース・オペランド情報が実行
ユニットから利用可能となったことに応答して、保有ス
テーションはそのソース・オペランド情報を入力し記憶
する。保有ステーションは、適切な時点でこのようなソ
ース・オペランド情報を実行ロジック５４へ渡す。

【００３３】好適例では、ほとんどの命令が、１又は複
数のＧＰＲ３２及びＦＰＲ３６をソース・オペランドと
して指定する。従って、好適例では、保有ステーション
が、実行ユニットからの情報を渡す回路を備えている。

【００３４】それにも拘らず、好適例では、保有ステー
ションが、ＣＡレジスタ４２又はＳＰＲ４０等の他の形
式のソース・オペランドからの情報を渡す回路を備えて
いない。この理由は、そのような回路の大きさとコスト
が、上記のような他の形式のソース・オペランドを指定
する命令の頻度に見合っていないためである。その代り
に、好適例におけるプロセッサ１０は、このような渡さ
れないソース・オペランドを指定する命令の実行を、少
なくとも先行する全ての命令の実行が完了するまで遅ら
せる。先行する全ての命令の実行が完了したことに応答
して、上記の渡されないソース・オペランドが、指定さ
れた１つのアーキテクチャ・レジスタ（例えば、ＳＰＲ
４０）から読取られる。このような命令の例としては、
（１）ＣＡレジスタ４２を読取る拡張算術演算命令、及
び（２）情報をＳＰＲ４０の１つからＧＰＲ３２の１つ
へと移動するＦＲＯＭ移動（Move From）命令がある。

【００３５】まとめると、プロセッサ１０は、２つの状
況において、少なくとも全ての先行する命令が完了する
までは、実行直列化命令の実行を遅らせる。第１の状況
は、命令が、順不同に実行するべきでない命令の場合で
ある。第２の状況は、プロセッサ１０が伝達回路を備え
ていないような少なくとも１つのソース・オペランドを
指定する命令の場合である。保有ステーションに記憶さ
れたＥＯＫ情報を指定するシーケンサ・ユニット１８に
よってこのような状況を処理することは、有用なことで
ある。

【００３６】もし命令の実行を直列化する必要があるな
らば、シーケンサ・ユニット１８は、その命令がＦＸＵ
Ａ２２にディスパッチされたときＥＯＫビット（保有ス
テーションのＥＯＫフィールドに記憶されたＥＯＫ情
報）を論理「０」にクリアする。ＥＯＫビットを論理
「０」にクリアすることによって、シーケンサ・ユニッ
ト１８は、その命令の実行のための他の要件が整ってい
る場合であってもＦＸＵＡ２２が命令を実行しないよう
にする。従って、ＦＸＵＡ２２は、シーケンサ・ユニッ
ト１８がライン６０を介して後に詳述する信号を出力す
ることに応答する場合にのみ実行直列化命令を実行す
る。

【００３７】これに対して、命令の実行を直列化する必
要がないならば、シーケンサ・ユニット１８は、命令が
ＦＸＵＡ２２にディスパッチされたときＥＯＫビットを
論理「１」にセットする。ＥＯＫビットを論理「１」に
セットすることによって、シーケンサ・ユニット１８
は、その命令のソース・オペランド情報が利用可能であ
りかつ有効であるならば直ちにＦＸＵＡ２２が命令を実
行することを許可する。

【００３８】図３は、シーケンサ・ユニット１８のブロ
ック図である。前述のように、フェッチ・ステージで
は、シーケンサ・ユニット１８が、命令キャッシュ１４
から４つまでの命令を選択的に入力し、これらの命令を
命令バッファ７０に記憶する。デコード・ステージで
は、デコードロジック７２が、フェッチされた４つまで
の命令を命令バッファ７０から入力しデコードする。デ
ィスパッチ・ステージでは、ディスパッチ・ロジック７
４が、（デコード・ステージにおけるデコードに応答す
ることにより）デコードされた４つまでの命令を実行ユ
ニット２０、２２、２４、２６、２８及び３０のうちの
選択されたものに対して選択的にディスパッチする。

【００３９】図４は、好適例におけるシーケンサ・ユニ
ット１８の再配列バッファ７６の概略図である。図４に
示すように、再配列バッファ７６には１６個のエントリ
が有り、各々バッファ番号０乃至１５を付けられてい
る。各エントリは５個の基本フィールドすなわち、「命
令形式」フィールド、「目的ＧＰＲ数」フィールド、
「目的ＦＰＲ数」フィールド、「終了」フィールド、及
び「例外」フィールドをもっている。さらに、命令形式
フィールドには、「実行ユニット」サブフィールドと
「ＥＯＫ」サブフィールドとがある。

【００４０】図３も参照すると、ディスパッチ・ロジッ
ク７５が、命令を実行ユニットへディスパッチすると、
シーケンサ・ユニット１８は、そのディスパッチされた
命令を再配列バッファ７６の関連するエントリへ割当て
る。シーケンサ・ユニット１８は、再配列バッファ７６
内のエントリを、先入れ先出しベースでかつ回転方式に
よりディスパッチされた命令に充てる。これによって、
シーケンサ・ユニット１８はエントリ０を割当て、続い
て順番にエントリ１から１５までを割当て、そして再び
エントリ０を割当てる。ディスパッチされた命令が再配
列バッファ７６の関連するエントリに割当てられると、
ディスパッチ・ロジック７４は、そのディスパッチされ
た命令に関する情報をその関連するエントリの種々のフ
ィールドやサブフィールドに記憶するために出力する。

【００４１】例えば、図４のエントリ０において、再配
列バッファ７６は、命令がＦＸＵＡ２２にディスパッチ
されたことを示している。さらに、エントリ０は、ＥＯ
Ｋ＝０により、ディスパッチされた命令が実行直列化さ
れていることを示している。そしてプロセッサ１０は、
このディスパッチされた命令の実行を少なくとも全ての
先行する命令が完了するまでは遅らせるようにする。エ
ントリ１においてもまた、再配列バッファ７６は、ＥＯ
Ｋ＝０によりその次の命令も実行直列化されていること
を示している。

【００４２】好適例における他の重要な特徴は、エント
リ０がさらに、そのディスパッチされた命令が、目的レ
ジスタとして１つのＧＰＲを有し（すなわち、「目的Ｇ
ＰＲ数」＝１）、目的レジスタとしてＦＰＲをもたず
（すなわち、「目的ＦＰＲ数」＝０）、そしてまだ実行
されていない（すなわち、「終了」＝０）ことを示すこ
とである。

【００４３】実行ユニットがディスパッチされた命令を
実行すると、その実行ユニットはその命令に関連する再
配列バッファ７６内のエントリを修正する。さらに具体
的に云えば、ディスパッチされた命令の終了に応答し
て、実行ユニットがエントリの「終了」フィールドを
（「終了」＝１となるように）修正する。もし実行ユニ
ットがディスパッチされた命令を実行している間に例外
が発生した場合は、実行ユニットがそのエントリの「例
外」フィールドを（「例外」＝１となるように）修正す
る。

【００４４】再び図３を参照すると、再配列バッファ７
６のエントリが、シーケンサ・ユニット１８の完了ロジ
ック８０及び例外ロジック８２によって読取られる。さ
らに、好適例の重要な特徴としては、再配列バッファ７
６のエントリが、シーケンサ・ユニット１８の実行直列
化ロジック８４によって読取られる。再配列バッファ７
６の「例外」フィールドに応答して、例外ロジック８２
が、ディスパッチされた命令の実行中に発生した例外を
処理する。

【００４５】再配列バッファ７６の「終了」フィールド
及び「例外」フィールドに応答して、完了ロジック８０
は、ディスパッチ・ロジック７４と、実行直列化ロジッ
ク８４と、再配列バッファ７６とへ信号を出力する。こ
れらの信号によって、完了ロジック８０は、命令がプロ
グラム・シーケンスの順序で完了したことを示す。完了
ロジック８０は、次の条件を満たすときに命令の「完
了」を示す。

【００４６】条件１：（命令をディスパッチされた）実
行ユニットがその命令の実行を終了する（再配列バッフ
ァ７６のその命令に関するエントリの「終了」＝１とな
るようにする）。 条件２：命令を処理するいずれのステージに関しても例
外が発生しなかった（再配列バッファ７６のその命令に
関するエントリの「例外」＝０となるようにする）。 条件３：先にディスパッチされたいずれの命令も、条件
１及び条件２を満たしている。

【００４７】再配列バッファ７６内の情報に応答して、
ディスパッチ・ロジック７４は、ディスパッチすべき別
の命令の適切な数を判断する。

【００４８】好適例の重要な特徴は、完了ロジック８０
からの信号に応答して、実行直列化ロジック８４がライ
ン６０を介してＦＸＵＡ２２へ選択的に信号を出力する
ことである。もし、ＦＸＵＡ２２へディスパッチされた
命令に関する（再配列バッファ７６内のその命令に関す
るエントリの「命令形式」フィールド内にある）ＥＯＫ
ビットが論理「０」にクリアされていれば、実行直列化
ロジック８４は、そのディスパッチされた命令に先行す
る全ての命令の「完了」に応答してライン６０を介して
信号を出力する。ＦＸＵＡ２２は、実行直列化ロジック
８４がライン６０を介して信号を出力した場合にのみこ
れに応答して、このようなディスパッチされた命令を実
行する。すなわち、実行直列化ロジック８４がライン６
０を介してこの信号を出力したとき、ディスパッチされ
た命令（それに関するＥＯＫビットが論理「０」にクリ
アされている）はＦＸＵＡ２の保有ステーション５０ａ
及び５０ｂ内の最も古い命令となる。なぜなら、各命令
は、それらのプログラム・シーケンスの順序で「完了」
しているからである。

【００４９】同様に、実行直列化ロジック８４は、実行
ユニット２０、２４、２６、２８及び３０に対してもそ
れぞれに接続されたライン８６、８８、９０、９２及び
９４を介して選択的に信号を出力する。

【００５０】図５及び図６は、命令における種々のステ
ージを示している。図５では、実行直列化命令ＩＮＳＴ
ｎ＋１（例えば、ＴＯ移動命令やＦＲＯＭ移動命令）の
実行（サイクル６）が、全ての先行する命令の実行が
「完了」し終えるまで（例えば、先行する命令ＩＮＳＴ
ｎのサイクル５の後に）遅らされる。それにも拘らず、
プロセッサ１０が、命令ＩＮＳＴｎ＋２のディスパッチ
（サイクル３）や実行（サイクル４）を遅らせることな
く、実行直列化命令ＩＮＳＴｎ＋１の実行よりも先に行
うことは有用なことである。この方法においてプロセッ
サ１０は、先行する実行直列化命令（例えばＩＮＳＴｎ
＋１）のある命令（例えばＩＮＳＴｎ＋２）を連続的に
ディスパッチすることができる。さらに、プロセッサ１
０の実行ユニットは、たとえその実行ユニットの保有ス
テーション内に実行直列化を必要とする最も古い保留中
の命令がある場合であっても、その実行ユニットの保有
ステーションからその実行ロジック（例えば、図２の実
行ロジック５４）に対して順不同に命令を出すことがで
きる。

【００５１】好適例のプロセッサ１０は、他の例に比べ
てより高性能を実現する。図６に示す他の実施例の１つ
では、命令ＩＮＳＴｉ＋２のディスパッチ（サイクル
８）が、実行直列化の必要がある命令ＩＮＳＴｉ＋１の
デコード（サイクル２）に応答して遅らされる。この実
施例においては、命令ＩＮＳＴｉ＋２のディスパッチ
（サイクル８）は、全ての先行するディスパッチされた
命令が「完了」した後（例えば、先行する実行直列化命
令ＩＮＳＴｉ＋１のサイクル７の後）にのみ再開され
る。この実施例における欠点は、先行する実行直列化命
令（例えば、ＩＮＳＴｉ＋１）のあるいずれの命令（例
えば、ＩＮＳＴｉ＋２）についても実行が遅らされるこ
とである。

【００５２】前述のように、プロセッサは、先行する実
行直列化命令のある命令の連続的なディスパッチを実現
する。ＦＲＯＭ移動命令は実行直列化命令であるので、
この好適例における実行直列化技術の有効性を享受す
る。さらに、好適例での別の重要な特徴は、プロセッサ
が、目的オペランド情報をＧＰＲ３２の１つへライトバ
ックする前に、ＦＲＯＭ移動命令の結果（目的オペラン
ド情報）を選択されたリネーム・バッファに記憶するべ
く出力するための回路を備えていることである。

【００５３】プロセッサ１０は、ＦＲＯＭ移動命令の目
的レジスタがＧＰＲ３２の１つであるか否かに関係なく
上記のようなリネームをサポートする。この方法では、
プロセッサ１０は、その保有ステーションに存する伝送
回路を、リネーム・バッファを検索するための回路とと
もに使用することにより、（ＦＲＯＭ移動命令の）目的
オペランド情報を、ＦＲＯＭ移動命令の後にディスパッ
チされた命令のソース・レジスタに正確に一致させる。
従って、先行するＦＲＯＭ移動命令のある他の命令に対
して、そのＦＲＯＭ移動命令のディスパッチの後はいつ
でもディスパッチすることができる。ＦＲＯＭ移動命令
に対して上記のような回路を用いないならば、先行する
ＦＲＯＭ移動命令のある他の命令は、そのＦＲＯＭ移動
命令が「完了」するまでディスパッチされないであろ
う。なぜなら、それらの他の命令は、そのソース・オペ
ランド情報としてそのＦＲＯＭ移動命令の目的オペラン
ド情報を必要とするからである。

【００５４】好適例の別の重要な特徴は、プロセッサ１
０が、有効な手法により、命令のフェッチとデコードに
関する例外（以降、ＩＦＤＲＥ例外と称する）に応答す
ることによって命令のディスパッチをストリームライン
化することである。プロセッサ１０は、フェッチ・ステ
ージ又はデコード・ステージにおいて命令及びプロセッ
サ１０の状態の全体からＩＦＤＲＥ例外条件を検出可能
である場合に、ＩＦＤＲＥ例外を検出する。このような
ＩＦＤＲＥ例外の例としては、命令アクセス・ページフ
ォールト、命令アクセス記憶保護違反、特権命令違反、
及び違法命令がある。

【００５５】上記のＩＦＤＲＥ例外に応答して、シーケ
ンサ・ユニット１８は、ＩＦＤＲＥ例外を発生した命令
を実行ユニットの保有ステーションへディスパッチする
が、それとともに図２乃至図４に関して説明したＥＯＫ
ビットを論理「０」にクリアする。さらに、シーケンサ
・ユニット１８は、ＩＦＤＲＥ例外を発生した命令に関
する再配列バッファ７６内のエントリの「例外」＝１と
設定することによってＩＦＤＲＥ例外条件の標示を記憶
する。この標示によって、ＩＦＤＲＥ例外発生命令とし
てその命令を識別する。

【００５６】先に図２乃至図４に関して説明したよう
に、ＥＯＫビットを論理「０」にクリアすることによっ
て、シーケンサ・ユニット１８は、たとえ実行ユニット
がいつでも実行できる状態であってもそのディスパッチ
された命令を実行しないようにする。よって、この実行
ユニットは、シーケンサ・ユニット１８がそれぞれ接続
されたライン６０、８６、８８、９０、９２又は９４の
うち１つのラインを介して信号を出力した場合にのみこ
の命令を実行する。これは、図２乃至図４に関して述べ
たとおりである。

【００５７】ＩＦＤＲＥ例外を発生した命令に先行する
全ての命令の完了に応答して、シーケンサ・ユニット１
８は、それぞれ接続されたライン６０、８６、８８、９
０、９２又は９４の１つを介して実行ユニットへ信号を
送るよりもむしろこのＩＦＤＲＥ例外を処理する。この
ように、ＩＦＤＲＥ例外を発生した命令は、実行ユニッ
トによって実行されない。シーケンサ・ユニット１８
は、再配列バッファ７６内のＩＦＤＲＥ発生命令に関す
るエントリの「例外」＝１及び「終了」＝０に応答して
その命令をＩＦＤＲＥ発生命令として認識する。

【００５８】この方法により、プロセッサ１０は、ディ
スパッチ・ロジック７４による命令のディスパッチをス
トリームライン化しかつ高速化する。このロジックは、
スーパスカラ・プロセッサの中で速度に敏感な回路であ
る。従って、好適例のプロセッサ１０は、別の実施例に
比べて高性能を実現する。別の実施例の１つによれば、
プロセッサはＩＦＤＲＥを発生した命令をディスパッチ
しない。このような別の技術を用いると、複雑でかつデ
ィスパッチが遅くなる。なぜなら、各命令に対して、プ
ロセッサは、その命令をディスパッチすべきか判断する
前にいずれかのＩＦＤＲＥ例外がないか調べる必要があ
るからである。例えば、このような別の技術を用いた場
合、プロセッサは、ｎ番目の命令又はそれ以前のｎ−１
個の命令のいずれかがＩＦＤＲＥ例外条件を有していな
いか否かを判断し、その結果によってそのｎ番目の命令
をディスパッチするか否かを決定する。

【００５９】比較すると、好適例では、ディスパッチ・
ロジック７４（図３）は、ＩＦＤＲＥ例外条件とは無関
係に動作する。命令を実行するべく実行ユニットへディ
スパッチすると最終的に決定した後であっても、シーケ
ンサ・ユニット１８がＩＦＤＲＥ例外条件がその命令に
あるか否かを判断する場合もある。もしシーケンサ・ユ
ニット１８が、その命令についてＩＦＤＲＥ例外条件が
あると判断したならば、シーケンサ・ユニット１８は、
実行ユニットによるその命令の実行を禁止するためにＩ
ＦＤＲＥ例外条件の標示を出力する。さらに具体的に云
えば、シーケンサ・ユニット１８がその命令についてＩ
ＦＤＲＥ例外条件があると判断することに応答して、シ
ーケンサ・ユニット１８は、実際のディスパッチの間に
次のような標示を出力する。すなわち、（１）再配列バ
ッファ７６内のＩＦＤＲＥ発生命令に関するエントリの
「例外」＝１にセット（「終了」＝０のままで）し、
（２）ＩＦＤＲＥ発生命令の保有ステーション内のＥＯ
Ｋビットを論理「０」にクリアする。

【００６０】このことは有益なことである。なぜなら、
命令をディスパッチすると決定した後に、その決定の効
果を逆転したり、最終的にその命令をディスパッチしな
いとすることは、通常、実際的でないからである。さら
に、ディスパッチ・サイクルの間、その命令をディスパ
ッチすると決定した後に別のオペレーションが行われ
る。従ってプロセッサ１０は、各命令をディスパッチす
るか否かを判断する前には、いずれの例外条件も検出す
る必要がない。このことは、シーケンサ・ユニットがプ
ロセッサ１０の１つのサイクル中に複数の命令をディス
パッチするために、非常に有効である。

【００６１】図７は、再配列バッファ７６の概略図であ
り、この中では、プロセッサ１０の同じサイクルの間に
４つの命令が、終了を実行されたこと（「終了」＝１）
が示されている。図８は、図７の４つの命令の種々のス
テージを示している。図９乃至図１２は、プロセッサ１
０のリネーム・バッファ３４の概略図である。

【００６２】図７乃至図１２を参照すると、好適例にお
ける重要な特徴は、ライトバックが命令の完了と独立し
ていることである。すなわち、プロセッサ１０により処
理される命令のライトバック・ステージは、その命令の
完了ステージから分離することができる。ライトバック
・ステージを完了ステージから分離することによって、
プロセッサ１０が、リネーム・バッファとアーキテクチ
ャ・レジスタとの間でより少ないライトバック・ポート
を用いて効率的なオペレーションを実現するという利点
がある。例えば、図１に示したように、好適例のプロセ
ッサ１０は、リネーム・バッファ３４とＧＰＲ３２との
間の２つのライトバック・ポートと、リネーム・バッフ
ァ３８とＦＰＲ３８との間の２つのライトバック・ポー
トとを備えている。より少ないライトバック・ポートを
用いることにより、リネーム・バッファ３４及び３８並
びにアーキテクチャ・レジスタ３２及び３６の物理的な
大きさが縮小される。さらに、完了ロジック８０（図
３）が、よりストリームライン化されることによって、
プロセッサ１０が、現サイクル中で特定の命令を「完
了」できるか否かをより高速に判断することができる。

【００６３】好適例では、プロセッサ１０が、サイクル
毎に４つまでの命令を「完了」することができる。さら
に好適例では、各命令が、２つまでの目的オペレーショ
ンをもつことができる。従って、もしプロセッサ１０
が、完了からのライトバックの分離をサポートしないな
らば、プロセッサ１０は、所定のサイクルで４つの命令
を完了するために、もしそれらの命令が各々２つの目的
オペランドをもっている場合は８個のライトバック・ポ
ートを（例えば、リネーム・バッファ３４とＧＰＲ３２
との間に）必要とすることになる。この理由は、命令の
「完了」の際に、リネーム・バッファから関連するアー
キテクチャ・レジスタへ複写される命令の各目的オペラ
ンドについて１つのライトバック・ポートを必要とする
ためである。

【００６４】より少ないライトバック・ポートを用いる
と、同じサイクル中でライトバックを考慮する命令の数
が多くなるほど、ライトバック・ポートの可用性を確認
することが複雑になってくる。これは、特定のサイクル
中の特定の命令についてのライトバック・ポートの可用
性が、その同じサイクル中又は先行するサイクル中にお
ける先行する命令について使用されたライトバック・ポ
ートの数に依存するからである。

【００６５】ライトバックを完了から分離することによ
って、プロセッサ１０の完了ロジック８０（図３）は、
さらにストリームライン化されるという利点がある。こ
れは、命令の「完了」が、以下の条件に依存するからで
ある。 条件１：（命令がディスパッチされた）実行ユニットが
その命令の実行を終了する。 条件２：その命令を処理するいずれのステージにおいて
も例外が発生しなかった。 条件３：先行するディスパッチされた命令のいずれも条
件１及び条件２を満足する。

【００６６】完了をライトバックから分離することによ
って、プロセッサ１０は、所与のサイクル中にライトバ
ック・ポートが使用可能であれば、そのサイクル中に、
完了した命令の目的オペランド情報をリネーム・バッフ
ァからアーキテクチャ・レジスタに記憶するために複写
する。もしそのサイクル中にライトバック・ポートが使
用できなければ、プロセッサ１０は、後のサイクルにお
いてライトバック・ポートが使用可能になったとき、そ
の完了した命令の目的オペランド情報をリネーム・バッ
ファからアーキテクチャ・レジスタへ複写する。

【００６７】図７を参照すると、再配列バッファ７６
は、プロセッサ１０の同じサイクル中に実行を終えよう
とする４つの命令についての情報を記憶する。図８は、
４つの命令すなわちＩＮＳＴｘ、ＩＮＳＴｘ＋１、ＩＮ
ＳＴｘ＋２、及びＩＮＳＴｘ＋３の種々のステージを示
しており、これらの命令はそれぞれ図７の再配列バッフ
ァ番号７、８、９、及び１０に関連している。従って、
命令ＩＮＳＴｘは、１つの目的オペランドをもつ（「目
的ＧＰＲ数」＝１）。同様に、命令ＩＮＳＴｘ＋１もま
た１つの目的オペランドをもつ（「目的ＧＰＲ数」＝
１）。これらと違って、命令ＩＮＳＴｘ＋２は２つの目
的オペランドをもつ（「目的ＧＰＲ数」＝２）。図８に
示すように、命令ＩＮＳＴｘ、ＩＮＳＴｘ＋１、ＩＮＳ
Ｔｘ＋２、及びＩＮＳＴｘ＋３の各々は、サイクル４の
最後において実行を終了する。

【００６８】図９乃至図１２は、プロセッサ１０のリネ
ーム・バッファ３４の概略図である。明確にするため
に、以下で説明するオペレーションは固定小数点リネー
ム・バッファ３４についてのものであるが、浮動小数点
リネーム・バッファ３８のオペレーションも同様であ
る。図９乃至図１２に示すように、リネーム・バッファ
３４は、１２個のリネーム・バッファを備えており、各
々バッファ番号０乃至１１を付されている。シーケンサ
・ユニット１８は、ディスパッチされた命令に対して、
先入れ先出しベースでかつ回転方式によりリネーム・バ
ッファ番号０乃至１１を割当てる。すなわち、シーケン
サ・ユニット１８は、リネーム・バッファ番号０を割当
てると、続いて順番にリネーム・バッファ１乃至１１を
割当て、そしてその後は再びリネーム・バッファ番号０
を割当てる。

【００６９】図９乃至図１２を参照すると、リネーム・
バッファ２は、命令ＩＮＳＴｘについての目的オペラン
ド情報を記憶するために割当てられる。リネーム・バッ
ファ３は、命令ＩＮＳＴｘ＋１についての目的オペラン
ド情報を記憶するために割当てられる。命令ＩＮＳＴｘ
＋２は２つの目的オペランドをもつので、リネーム・バ
ッファ４及び５の２つが命令ＩＮＳＴｘ＋２についての
目的オペランド情報を記憶するために割当てられる。同
様に、リネーム・バッファ６及び７の２つが命令ＩＮＳ
Ｔｘ＋３についての目的オペランド情報を記憶するため
に割当てられる。

【００７０】図９は、図８のサイクル４及び５の開始時
点での割当てポインタ８０、ライトバック・ポインタ８
２、及び完了ポインタ８４の状態を示している。プロセ
ッサ１０は、リネーム・バッファ３４に対する読取り及
び書込みを制御するためにこれらのポインタを保持す
る。プロセッサ１０は、リネーム・バッファが特定の命
令へ割当てられたか否かを示すために割当てポインタ８
０を保持する。図９では、割当てポインタ８０がリネー
ム・バッファ８を指示することによって、リネーム・バ
ッファ８が、命令への割当てに関して使用可能な次のリ
ネーム・バッファであることを示す。

【００７１】好適例の重要な特徴は、プロセッサ１０が
さらに、（先に特定の命令に割当てられた）リネーム・
バッファが別の命令に対する再割当てのために使用可能
であるか否かを示すライトバック・ポインタ８２を保持
する。図９に示すように、ライトバック・ポインタ８２
は、リネーム・バッファ２を示している。これによっ
て、プロセッサ１０が目的オペランド情報（図９のリネ
ーム・バッファの「情報」フィールドに記憶されてい
る）を取出し複写する次のリネーム・バッファは、リネ
ーム・バッファ２であることを示す。

【００７２】従って、プロセッサ１０は、特定の命令の
結果（目的オペランド情報）をそのリネーム・バッファ
からアーキテクチャ・レジスタへ記憶するために複写し
たならば、（その特定の命令へ先に割当てられていたリ
ネーム・バッファを過ぎて）ライトバック・ポインタ８
２を進める。この方法により、プロセッサ１０は、特定
の命令の結果（目的オペランド情報）をアーキテクチャ
・レジスタへ複写するまでは、その結果を記憶するため
に割当てられたリネーム・バッファを保存する。

【００７３】さらに、プロセッサ１０は、（特定の命令
へ先に割当てられたリネーム・バッファのために）その
特定の命令が次の条件を満足するか否かを示す完了ポイ
ンタ８４を保持する。 条件１：（命令がディスパッチされた）実行ユニットが
その命令の実行を終了する。 条件２：命令を処理するいずれのステージにおいても例
外が発生しなかった。 条件３：先にディスパッチされたいずれの命令も条件１
及び条件２を満足する。

【００７４】図９では、完了ポインタ８４はリネーム・
バッファ２を示しており、これによって、リネーム・バ
ッファ２が、条件１、２、及び３を満足する次のリネー
ム・バッファであることを示している。好適例の重要な
特徴は、プロセッサ１０が、その命令の結果がリネーム
・バッファからアーキテクチャ・レジスタに記憶するべ
く複写されたか否かに無関係に完了ポインタ８４を保持
することである。

【００７５】従って、「リネーム・エントリ」は、完了
ポインタ８４によって指示されるリネーム・バッファ及
びそれに続く割当てポインタ８０によって指示される先
行するリネーム・バッファとして定義することができ
る。「ライトバック・エントリ」は、ライトバック・ポ
インタ８２によって指示されるリネーム・バッファ及び
それに続く完了ポインタ８４によって指示されるリネー
ム・バッファとして定義することができる。ライトバッ
ク・エントリは、「完了」した命令の結果を記憶する
が、その結果はリネーム・バッファからアーキテクチャ
・レジスタへは複写されていない。その理由の一例とし
て、アーキテクチャ・レジスタへのライト・ポートが使
用できないことが挙げられる。

【００７６】概念的に云えば、ライトバック・エントリ
は、リネーム・エントリとアーキテクチャ・レジスタと
の間に置かれている。もしライトバック・ポートが完了
ステージにおいて使用可能であれば、結果はライトバッ
ク・エントリを通らずに直接アーキテクチャ・レジスタ
に書込まれるという利点がある。さらに、リネーム・エ
ントリと同様に、実行ユニットが、関連するアーキテク
チャ・レジスタを指定するような命令を実行する場合
は、プロセッサ１０は、その情報を実行ユニットへ出力
するためにライトバック・エントリを操作する。

【００７７】例えば、図１０は、図８のサイクル６の開
始時点における割当てポインタ８０、ライトバック・ポ
インタ８２、及び完了ポインタ８４の状態を示してい
る。図１０では割当てポインタ８０が変っていない。な
ぜなら、プロセッサ１０が別の命令をディスパッチして
いないからである。これに対して、完了ポインタ８４
は、リネーム・バッファ番号２からリネーム・バッファ
番号８へと進んでいる。これによって、全部で６個の目
的オペランドをもつ４つの命令ＩＮＳＴｘ、ＩＮＳＴｘ
＋１、ＩＮＳＴｘ＋２、及びＩＮＳＴｘ＋３がサイクル
５において完了したことを示している。

【００７８】さらに、図１０では、ライトバック・ポイ
ンタ８２がリネーム・バッファ番号２からリネーム・バ
ッファ番号４へ進んでいる。これによって、命令ＩＮＳ
Ｔｘ及びＩＮＳＴｘ＋１についての目的オペランド情報
のサイクル５におけるライトバックを示している。図８
は、命令ＩＮＳＴｘ及びＩＮＳＴｘ＋１についてサイク
ル５において完了とライトバックがともに生じているこ
と（「完了／ライトバック」）を表現することでこの事
実を示している。この方法により、（リネーム・バッフ
ァ番号２及びリネーム・バッファ番号３にある）命令Ｉ
ＮＳＴｘ及びＩＮＳＴｘ＋１の結果がライトバック・エ
ントリを通らずに直接ＧＰＲ３２へ書込まれる。なぜな
ら、２つのライトバック・ポートがサイクル５の開始時
点において使用可能であったからである。図１０では、
ライトバック・ポインタ８２がリネーム・バッファ番号
４を越えては進まない。なぜなら、両方のライトパック
・ポートがサイクル５において命令ＩＮＳＴｘ及びＩＮ
ＳＴｘ＋１の結果をライトバックするために使用される
からである。

【００７９】図１１は、図８のサイクル７の開始時点に
おける割当てポインタ８０、ライトバック・ポインタ８
２、及び完了ポインタ８４の状態を示している。図８及
び図１１で示されるように、両方のライトバック・ポー
トがサイクル６において命令ＩＮＳＴｘ＋２の２つの結
果をライトバックするために使用される。従って、ライ
トバック・ポインタ８２は、リネーム・バッファ番号４
からリネーム・バッファ番号６へ進んでいる。割当てポ
インタ８０は変っていない。なぜなら、プロセッサ１０
はさらに別の命令をディスパッチしていないからであ
る。また、完了ポインタ８４も変っていない。なぜな
ら、プロセッサ１０はさらに別の命令を完了していない
からである。

【００８０】図１２は、図８のサイクル８の開始時点に
おける割当てポインタ８０、ライトバック・ポインタ８
２、及び完了ポインタ８４の状態を示している。図８及
び図１２で示されるように、両方のライトバック・ポー
トがサイクル７において命令ＩＮＳＴｘ＋３の２つの結
果をライトバックするために使用される。従って、ライ
トバック・ポインタ８２は、リネーム・バッファ番号６
からリネーム・バッファ番号８へ進んでいる。割当てポ
インタ８０は変っていない。なぜなら、プロセッサ１０
はさらに別の命令をディスパッチしてはいないからであ
る。また、完了ポインタ８４も変っていない。なぜな
ら、プロセッサ１０はさらに別の命令を完了してはいな
いからである。

【００８１】図１３は、プロセッサ１０が完了をライト
バックから分離するという好適例の重要な特徴を用いな
い状況における４つの命令の種々のステージを示したも
のである。このような状況を表現するために、図１３で
は、図７の再配列バッファ番号７、８、９及び１０にそ
れぞれ関連する４つの命令ＩＮＳＴｙ、ＩＮＳＴｙ＋
１、ＩＮＳＴｙ＋２及びＩＮＳＴｙ＋３の種々のステー
ジを示している。

【００８２】図１４乃至図１７は、図１３によるプロセ
ッサのリネーム・バッファの概略図である。さらに具体
的には、図１４は、図１３のサイクル４及びサイクル５
の開始時点における割当てポインタ９０及び完了ポイン
タ９４の状態を示している。図１５は、図１３のサイク
ル６の開始時点における割当てポインタ９０及び完了ポ
インタ９４の状態を示している。図１６は、図１３のサ
イクル７の開始時点における割当てポインタ９０及び完
了ポインタ９４の状態を示している。図１７は、図１３
のサイクル８の開始時点における割当てポインタ９０及
び完了ポインタ９４の状態を示している。

【００８３】図１４乃至図１７に示すように、プロセッ
サ１０が完了をライトバックから分離するという好適例
の重要な特徴を用いない場合は、特定の命令は、その特
定の命令の結果が実際にその割当てられたリネーム・バ
ッファからアーキテクチャ・レジスタに記憶するために
複写された後にのみ完了される。これに対して、プロセ
ッサ１０が完了をライトバックから分離するという好適
例の重要な特徴を用いる場合は、プロセッサはさらに、
（先に特定の命令を割当てられた）リネーム・バッファ
が別の命令に対する再割当てのために使用可能であるか
否かを示すためのライトバック・ポインタ８２を保持す
る。さらに、プロセッサ１０は、特定の命令の結果が実
際にその割当てられたリネーム・バッファからアーキテ
クチャ・レジスタに記憶するために複写されたか否かに
無関係にその特定の命令を「完了」する。従って、プロ
セッサ１０は、特定のサイクルの中で４つまでの命令を
「完了」することができる。このことは、４つの命令の
各々が２つの目的オペランドをもっている場合であって
も、また、その特定のサイクルの間に全ての目的オペラ
ンドがＧＰＲ３２へ複写されない場合であっても可能で
ある。

【００８４】図１８は、リネーム・バッファ３４の別の
実施例のブロック図であり、この場合、「ライトバック
・エントリ」が「リネーム・エントリ」から分離したバ
ッファ１１０に記憶されている。この「リネーム・エン
トリ」は、バッファ１１２に記憶されている。バッファ
１１２の「リネーム・エントリ」からの情報は、その
「リネーム・エントリ」が割当てられた特定の命令の特
定のサイクルにおける完了に応答して、バッファ１１０
の「ライトバック・エントリ」に記憶するために出力さ
れる。バッファ１１０の「ライトバック・エントリ」か
らの情報は、ＧＰＲへの２つのライトバック・ポートの
うちの１つの特定のサイクル中の可用性に応答して、Ｇ
ＰＲ３２の１つに記憶するために出力される。

【００８５】バッファ１１２は、図１８に示された８個
のポートのいずれを介してもバッファ１１０へ情報を出
力する。従って、バッファ１１２は、プロセッサ１０の
いずれのサイクルにおいても８個までの「リネーム・エ
ントリ」からバッファ１１０へ情報を出力することがで
きる。従って、プロセッサ１０は、特定のサイクルの中
で４つまでの命令を「完了」することができる。このこ
とは、４つの命令の各々が２つの目的オペランドをもっ
ている場合であっても、また、その特定のサイクルの間
に全ての目的オペランドがＧＰＲ３２へ複写されない場
合であっても可能である。この完了の時点でもしライト
バック・ポートが使用可能であれば、結果（目的オペラ
ンド情報）がバッファ１１０の「ライトバック・エント
リ」を通らずに直接ＧＰＲ３２に書込まれることは有用
である。プロセッサ１０は、マルチプレクサ１１３ａ及
び１１３ｂを適切に操作することによってこのようなバ
イパスを実現する。図１８に示すとおり、これらのマル
チプレクサは、バッファ１１０及び１１２へ、並びにＧ
ＰＲ３２へと接続されている。

【００８６】図１８のリネーム・バッファ３４の別の実
施例における長所は、バッファ１１２のリネーム・エン
トリを、このリネーム・エントリが先に関係した命令
（すなわちこのリネーム・エントリが先に割当てられた
命令）が完了した後には（ライトバック以前であって
も）、別の命令に対して再割当てすることができる点で
ある。なぜなら、このリネーム・エントリの情報は、先
に関係した命令の完了に応答してバッファ１１０のライ
トバック・エントリに記憶するために適宜出力されるか
らである。図１８の別の特徴は、マルチプレクサ１１４
が、状況に応じてバッファ１１０又はバッファ１１２か
ら実行ユニットへ選択された情報を適宜出力することで
ある。この状況とは、実行ユニットが、このような情報
に関するアーキテクチャ・レジスタを指定する命令を実
行する場合である。好適例におけるプロセッサ１０は、
リネーム・バッファとアーキテクチャ・レジスタとの間
に２つライトバック・ポートをもっていたが、特定の実
施例における適切なライトバック・ポート数は、リネー
ム・エントリとライトバック・エントリとが一杯となっ
てそのために命令のディスパッチが遅れる確率の関数で
ある。

【００８７】図２乃至図６に関して説明したとおり、プ
ロセッサ１０は、２つの状況において、少なくとも先行
する全ての命令の完了までは実行直列化命令の実行を遅
らせる。第１の状況は、命令が、順不同に実行するべき
でない命令の場合である。第２の状況は、プロセッサ１
０が伝達回路を備えていないような少なくとも１つのソ
ース・オペランドを指定する命令の場合である。

【００８８】第１の状況に関していくつかの命令は、特
殊用アーキテクチャ・レジスタ（ＳＰＲ）４０（図１）
に対して動作し、この場合は、命令の結果がリネーム・
バッファに介在的に記憶されることなくＳＰＲ４０へ直
接書込まれる。このような命令の一例としては、情報を
ＧＰＲ３２の１つからＳＰＲ４０の１つへと移動するＴ
Ｏ移動命令がある。図１に示すように、このＴＯ移動命
令はＣＦＸＵ２６によって実行される。ＴＯ移動命令
は、実行されると即座にＳＰＲの１つを更新する。同様
に、記憶命令は、実行されると即座にデータ・キャッシ
ュ１６（図１）内のメモリ場所を更新する。プロセッサ
１０は、このような命令については考慮しながら実行し
ない（この場合、命令の結果はリネーム・バッファに介
在的に記憶されずに直接アーキテクチャ・レジスタかメ
モリ場所に書込まれる）。これによって、プロセッサ１
０は精確な割込みと正確な例外を実現することができ
る。従って、順序どおりの完了とライトバックを確保す
るために、プロセッサ１０は、ＴＯ移動命令や記憶命令
の実行を、全ての先行する命令が完了するまで遅らせ
る。

【００８９】実行ユニットへディスパッチされた命令
が、その関連するＥＯＫビット（再配列バッファ７６内
のその命令に関するエントリの「命令形式」フィール
ド）を論理０にクリアされているならば、実行直列化ロ
ジック８４が、そのディスパッチされた命令に先行する
全ての命令の「完了」に応答して信号を（その実行ユニ
ットに接続されたライン６０、８６、８８、９０、９２
及び９４を介して）出力する。実行ユニットは、実行直
列化ロジック８４がこの信号を出力する場合にのみ、そ
のディスパッチされた命令を実行する。

【００９０】図１９乃至図２１は、再配列バッファ７６
の概略図である。図２２は、図１９乃至図２１の５個の
命令の種々のステージを示した図である。図２３乃至図
２８は、プロセッサ１０にリネーム・バッファ３４の概
略図である。

【００９１】図１９は、図２２のサイクル４の開始時点
での再配列バッファ７６の状態を示している。よって、
図１９では、再配列バッファ７６は、図２２のサイクル
３においてディスパッチされた４個の命令のための情報
を記憶する。図２２は、４個の命令ＩＮＳＴａ、ＩＮＳ
Ｔａ＋１、ＩＮＳＴａ＋２、及びＩＮＳＴａ＋３の種々
のステージを示している。これらの命令は、各々、図１
９の再配列バッファ番号３、４、５及び６に関連してい
る。

【００９２】図１９によれば、命令ＩＮＳＴａは、ＦＸ
ＵＡ２２へディスパッチされかつ２つの目的オペランド
をもつ（「目的ＧＰＲ数」＝２）。これに対して、命令
ＩＮＳＴａ＋１は、ＦＸＵＢ２４へディスパッチされる
が、１つの目的オペランドをもつ（「目的ＧＰＲ数」＝
１）。命令ＩＮＳＴａ＋２は、ＬＳＵ２８へディスパッ
チされた記憶命令であり、目的オペランドをもたない
（「目的ＧＰＲ数」＝０）。さらに、再配列バッファ番
号５（命令ＩＮＳＴａ＋２に関する）は、命令ＩＮＳＴ
ａ＋２が実行直列化されたことに対応してＥＯＫ＝０で
ある。命令ＩＮＳＴａ＋３は、ＣＦＸＵ２６へディスパ
ッチされかつ１つの目的オペランドをもつ（「目的ＧＰ
Ｒ数」＝１）。

【００９３】好適例の重要な特徴は、シーケンサ・ユニ
ット１８が、命令の実行によって例外が生じる可能性が
あるか否かを判断することである。シーケンサ・ユニッ
ト１８は、この判断を、命令の実行に先立って行う。も
し例外の可能性がなければ、シーケンサ・ユニット１８
は、例外の可能性のないとされた命令の実行が実際に終
了したか否かには無関係にその命令に関する再配列バッ
ファのエントリ内の「終了」フィールドを「１」にセッ
トするという利点がある。

【００９４】さらに、このような状況において、プロセ
ッサ１０は、例外の可能性のないとされた命令の実行を
実際に終了させたか否かには無関係に、先行する全ての
命令を完了させたことに応じてその命令を「完了」させ
る。従って、プロセッサ１０は、その命令の実行、及び
プログラム・シーケンスでその命令に先行する各命令の
実行によって例外が発生しないと判断したならば、例外
の可能性のないとされた各命令の実行を終えたか否かに
は無関係にその命令を実行する。このように、命令の完
了ステージが、その命令の実行ステージより先行するこ
とがあり得る。すなわち、この方法によってプロセッサ
１０は、その命令の「早期完了」をサポートする。

【００９５】「早期完了」をサポートすることによっ
て、プロセッサ１０は、より速やかに次の実行直列化命
令（ＴＯ移動命令や記憶命令等であり、これらの命令の
結果はリネーム・バッファに介在的に記憶されずに直接
アーキテクチャ・レジスタに書込まれる）を実行できる
という利点がある。このことは実際に、プロセッサ１０
の性能を低下させることなく精確な割込みと正確な例外
を実現する。なぜなら、全ての先行する命令は例外を発
生することなく既に終了しているか、又は、例外を発生
させずに実行を終了することになっているからである。
このような技術を用いることにより、プロセッサ１０
は、順序どおりの完了と順序どおりのライトバックを確
保する。

【００９６】例えば、図１９では、命令ＩＮＳＴａ＋１
及びＩＮＳＴａ＋３は、例外を発生する原因とはなり得
ない。よって、再配列バッファ番号４及び６において
「終了」＝１である。図２３は、図２２のサイクル４の
開始時点でのリネーム・バッファ３４の割当てポインタ
（ＡＬ）８０、ライトバック・ポインタ（ＷＢ）８２及
び完了ポインタ（ＣＯ）８４の状態を示した図である。
図示のとおり、図２３は、図１９に対応する。図２３で
は、ＷＢ８２及びＣＯ８４はリネーム・バッファ２を指
示しており、ＡＬ８０はリネーム・バッファ６を指示し
ている。リネーム・バッファ２及び３は命令ＩＮＳＴａ
に割当てられている。リネーム・バッファ４は命令ＩＮ
ＳＴａ＋１に、そしてリネーム・バッファ５は命令ＩＮ
ＳＴａ＋３に割当てられている。注意すべき点は、命令
ＩＮＳＴａ＋２が割当てられたリネーム・バッファをも
っていないことである。なぜなら、命令ＩＮＳＴａ＋２
は、目的オペランドをもたないからである。リネーム・
バッファ２乃至５では、「情報有効」フィールド＝０に
よりこれらのリネーム・バッファの「情報」フィールド
が有効なデータを記憶していないことを示す。サイクル
４（図２２）の開始時点では、命令ＩＮＳＴａ、ＩＮＳ
Ｔａ＋１、ＩＮＳＴａ＋２及びＩＮＳＴａ＋３は未だ終
了した命令ではないので、「情報有効」＝０である。

【００９７】リネーム・バッファ４では、「桁上げ有
効」＝１であり、これはＩＮＳＴａ＋１がＣＡレジスタ
４２を変更することを示している。前述のとおり、命令
ａ＋１は例外の原因とはなり得ないので、再配列バッフ
ァ４内の「終了」フィールド＝１であることを注記す
る。従って、プロセッサ１０は、ＣＡレジスタ４２を変
更する命令の「早期完了」をサポートする。

【００９８】図２３乃至図２９に示すように、ＣＡビッ
ト情報は、リネーム・バッファ３４に一時的に記憶され
る。それにも拘らず、好適例のプロセッサ１０は、この
ＣＡビット情報をリネーム・バッファ３４から実行ユニ
ットへ伝達するための回路を備えていない。もし特定の
命令のソース・オペランド情報がＣＡレジスタ４２を含
んでいれば、その特定の命令はＣＡレジスタ４２を変更
する（任意の）先行する命令の結果に依存するソース・
オペランド情報をもっている。

【００９９】図２０は、図２２のサイクル５の開始時点
での再配列バッファ７６の状態を示している。従って、
図２０では、再配列バッファ７６は、図２２のサイクル
４中にディスパッチされた命令ＩＮＳＴａ＋４について
の情報を記憶する。図２２は、再配列バッファ番号７に
関連する命令ＩＮＳＴａ＋４の種々のステージを示して
いる。図２０のように、命令ＩＮＳＴａ＋４は、ＦＸＵ
Ａ２２へディスパッチされかつ１つの目的オペランドを
もつ（「目的ＧＰＲ数」＝１）。さらに、再配列バッフ
ァ番号７（命令ＩＮＳＴａ＋４に関する）は、命令ＩＮ
ＳＴａ＋４が実行直列化されていることに応じてＥＯＫ
＝０である。

【０１００】さらに、命令ＩＮＳＴａは、サイクル４で
実行を終えているので、図２０の再配列バッファ番号３
において「終了」＝１である。図２２を参照すると、命
令ＩＮＳＴａ＋２は記憶命令である。サイクル４の間
に、ＬＳＵ２８は、記憶命令ＩＮＳＴａ＋２の最初の実
行ステージＥＸＥＣＡを終えている。ＥＸＥＣＡの間
に、ＬＳＵ２８は、その記憶命令を翻訳しかつ記憶保護
のためにその記憶命令を検査する。従って、図２０の再
配列バッファ番号５では「終了」＝１である。

【０１０１】図２４は、図２２のサイクル５の開始時点
でのリネーム・バッファ３４の割当てポインタ（ＡＬ）
８０、ライトバック・ポインタ（ＷＢ）８２、及び完了
ポインタ（ＣＯ）６４の状態を示している。よって、図
２４は、図２０に対応する。図２４に示すように、ＷＢ
８２及びＣＯ８４は、リネーム・バッファ２を指示し続
けており、そしてＡＬ８０はリネーム・バッファ６から
進んでリネーム・バッファ７を指示している。従って、
リネーム・バッファ６は命令ＩＮＳＴａ＋４へ割当てら
れている。

【０１０２】リネーム・バッファ６では、「情報有効」
＝０であり、これはこのリネーム・バッファの「情報」
フィールドが有効なデータを記憶していないことを示
す。サイクル５（図２２）の開始時点では、命令ＩＮＳ
Ｔａ＋４は未だ実行を終えていないので、リネーム・バ
ッファ６の「情報有効」＝０である。これに対して図２
４では、リネーム・バッファ２及び３は、命令ＩＮＳＴ
ａ及びＩＮＳＴａ＋１が図２２のサイクル４の間に実行
を終えているので「情報有効」＝１であり、これらはリ
ネーム・バッファ２及び３の「情報」フィールドが有効
なデータ（図２４の「情報」フィールドにＤＡＴＡと表
現されている）を記憶していることを示す。

【０１０３】リネーム・バッファ６では、「桁上げ有
効」＝１であり、これはＩＮＳＴａ＋４がＣＡレジスタ
４２を変更することを示す。さらに、命令ＩＮＳＴａ＋
４のソース・オペランド情報はＣＡレジスタを含む。す
なわちＩＮＳＴａ＋４は実行直列化命令であって、ＣＡ
レジスタ４２を変更する先行する命令ＩＮＳＴａ＋１の
結果に依存するソース・オペランド情報をもつ。命令Ｉ
ＮＳＴａ＋３はＣＡレジスタ４２を変更しないが、ＩＮ
ＳＴａ＋３もまた、図２２に矢印で示される先行する命
令ＩＮＳＴａ＋１の結果に依存するソース・オペランド
情報を有する。

【０１０４】図２１は、図２２のサイクル６の開始時点
における再配列バッファ７６の状態を示している。図２
５は、図２２のサイクル６の開始時点におけるリネーム
・バッファ３４の割当てポインタ（ＡＬ）８０、ライト
バック・ポインタ（ＷＢ）８２、及び完了ポインタ（Ｃ
Ｏ）８４の状態を示している。よって、図２５は、図２
１に対応している。

【０１０５】図２１に示すように、再配列バッファ番号
３、４、５及び６は、図２２のサイクル５の間に「完
了」する命令ＩＮＳＴａ、ＩＮＳＴａ＋１、ＩＮＳＴａ
＋２及びＩＮＳＴａ＋３に応答して削除されている。こ
こで、命令ＩＮＳＴａ＋１は、サイクル５において実行
を終了する前にサイクル５において「早期完了」してい
ることを注記する。このことは図２２に「ＥＣＯＭＰ／
ＥＸＥＣ」として表現されている。すなわち、命令ＩＮ
ＳＴａ＋１は、実行するためにプロセッサ１０の複数の
サイクルを必要とするような命令群の中の１つである。

【０１０６】図２５を参照すると、プロセッサ１０は、
全ての先行する命令（例えば、ＩＮＳＴａ、ＩＮＳＴａ
＋１及びＩＮＳＴａ＋２）を完了したことに応答して、
先に特定の命令（例えば、ＩＮＳＴａ＋３）に割当てら
れていた前のリネーム・バッファを指していた完了ポイ
ンタ８４を進ませる（例えば、サイクル６の開始時点で
リネーム・バッファ５から進める）。このことは、プロ
セッサ１０が実際にその特定の命令を終了したか否かに
は無関係である（例えば、ＩＮＳＴａ＋３は、サイクル
６から８の間も実行を続ける）。

【０１０７】また、サイクル５の間に、実行直列化ロジ
ック８４（図３）は、命令ＩＮＳＴａ及びＩＮＳＴａ＋
１の完了に応答して、ＬＳＵ２８に接続されたライン９
２を介して信号を出力する。すなわちこれは、命令ＩＮ
ＳＴａ＋２に関する再配列バッファ番号５のＥＯＫビッ
トが論理「０」にクリアされていたことから生じたこと
である。

【０１０８】サイクル５において、記憶命令であるＩＮ
ＳＴａ＋２は、実行ステージＥＸＥＣＡが例外を発生せ
ずに終了しかつ先行する命令ＩＮＳＴａ及びＩＮＳＴａ
＋１が完了した（サイクル５）ことに応答して「完了」
される。第２の実行ステージであるＥＸＥＣＢの間、Ｌ
ＳＵ２８は、データ・キャッシュ１６のメモリ場所に実
際に情報を書込む。ＬＳＵ２８は、実行直列化ロジック
８４がライン９２を介して信号を出力した場合にのみ、
これに応答して記憶命令ＩＮＳＴａ＋２の実行ステージ
ＥＸＥＣＢを実行する。

【０１０９】図２５に示すように、割当てポインタ８０
はリネーム・バッファ７を指し続けており、完了ポイン
タ８４は、サイクル５における先行する命令ＩＮＳＴ
ａ、ＩＮＳＴａ＋１及びＩＮＳＴａ＋３の「完了」に応
じてリネーム・バッファ２から進んでリネーム・バッフ
ァ６を指示している。さらに、図２２に示すように、命
令ＩＮＳＴａの２つの結果が、サイクル５においてリネ
ーム・バッファ２及び３からＧＰＲ３２（図１）へ複写
されている。従って、図２５に示すように、ライトバッ
ク・ポインタ８２はリネーム・バッファ２から進んでリ
ネーム・バッファ４を指示している。さらに、リネーム
・バッファ２及び３内の情報は、サイクル５において命
令ＩＮＳＴａの２つの結果がリネーム・バッファ２及び
３からＧＰＲ３２へ複写されたことに応じて削除されて
いる。

【０１１０】図２５では、サイクル５において命令ＩＮ
ＳＴａ＋１が実行を終了したことに応じて、リネーム・
バッファ４の「情報有効」＝１となっている。このこと
は、リネーム・バッファ４の「情報」フィールドが有効
なデータ（図２５の「情報」フィールドにＤＡＴＡと表
現されている）を記憶していることを示し、また、リネ
ーム・バッファ４の「桁上げ」フィールドが有効なデー
タ（図２５の「桁上げ」フィールドにＣＡと表現されて
いる）を記憶していることを示している。命令ＩＮＳＴ
ａ＋４は、ＣＡレジスタ４２を変更する命令ＩＮＳＴａ
＋１の結果に依存するソース・オペランド情報をもつ実
行直列化命令であるので、また、リネーム・バッファ３
４の「桁上げ」フィールドは伝達されていないので、プ
ロセッサ１０は、サイクル６における命令ＩＮＳＴａ＋
１のライトバック・ステージ（ＷＢＡＣＫ）で命令ＩＮ
ＳＴａ＋１の「桁上げ」結果がリネーム・バッファ４か
らＧＰＲ３２へ複写される後まで命令ＩＮＳＴａ＋４の
実行を遅らせる。

【０１１１】これに対して、命令ＩＮＳＴａ＋３もま
た、命令ＩＮＳＴａ＋１の結果であるＤＡＴＡに依存す
るソース・オペランド情報をもつが、リネーム・バッフ
ァ３４の「情報」フィールドが伝達されている。従っ
て、リネーム・バッファ４の「情報有効」＝１（サイク
ル５において命令ＩＮＳＴａ＋１が実行終了しているこ
とを示す）に応じて、プロセッサ１０は、命令ａ＋１の
ライトバック・ステージの終了に先立って命令ＩＮＳＴ
ａ＋３の実行をサイクル６において開始する。

【０１１２】図２６は、図２２のサイクル７の開始時点
での割当てポインタ（ＡＬ）８０、ライトバック・ポイ
ンタ（ＷＢ）８２、及び完了ポインタ（ＣＯ）８４の状
態を示している。図２６に示すように、割当てポインタ
８０はリネーム・バッファ７を指し続けており、完了ポ
インタ８４はリネーム・バッファ６を指し続けている。
図２２に示すように、命令ＩＮＳＴａ＋１の結果は、サ
イクル６においてリネーム・バッファ４からＧＰＲ３２
へ複写されている。従って、図２６に示すように、ライ
トバック・ポインタ８２は、リネーム・バッファ４から
進んでリネーム・バッファ５を指示している。さらに、
リネーム・バッファ４内の情報は、命令ＩＮＳＴａ＋１
の結果がリネーム・バッファ４からＧＰＲ３２へサイク
ル６において複写されたことに応じて削除されている。

【０１１３】好適例では、伝達されていないオペランド
（例えば、ＣＡレジスタ４２へ送られるはずのＣＡビッ
ト情報）に依存するソース・オペランド情報をもつ実行
直列化命令（例えばＩＮＳＴａ＋４）に対して、プロセ
ッサ１０は、次の条件に応答してその実行直列化命令
（例えばＩＮＳＴａ＋４）を実行する。すなわち、リネ
ーム・バッファ３４が、（１）全ての先行する命令が
「完了」したことを示した場合、及び（２）任意の先行
する「完了」した命令のライトバック・ステージがまだ
終了していないときに、そのような任意の先行する命令
が、そのまだ伝達されていないオペランドを変更してい
ないことを示した場合である。

【０１１４】従って、図２６では、完了ポインタ８４が
リネーム・バッファ６を指しており、これによって命令
ａ＋４についてその全ての先行する命令が「完了」して
いることを示す。さらに、図２６では、ライトバック・
ポインタ８２がリネーム・バッファ５を指しており、こ
れによって、先行する「完了」した命令ＩＮＳＴａ＋３
のライトバック・ステージはまだ終了していないけれど
も、命令ＩＮＳＴａ＋３は、ＣＡレジスタ４２へ送られ
るはずのまだ伝達されていない情報をいずれも変更して
いない（なぜなら、リネーム・バッファ５の「桁上げ有
効」＝０であるから）ことを示す。よってプロセッサ１
０は、サイクル７において命令ＩＮＳＴａ＋４を実行す
る。

【０１１５】別の実施例では、まだ伝達されていないオ
ペランド（例えば、ＣＡレジスタ４２へ送られるはずの
ＣＡビット情報）に依存するソース・オペランド情報を
もつ実行直列化命令（例えばＩＮＳＴａ＋４）に対し
て、プロセッサ１０は、次の条件に応答してその実行直
列化命令（例えばＩＮＳＴａ＋４）を実行する。すなわ
ち、リネーム・バッファ３４が、（１）全ての先行する
命令が「完了」したことを示した場合、及び（２）全て
の先行する「完了」した命令のライトバック・ステージ
が終了しており、よってライトバック・ポインタ８２と
完了ポインタ８４とが同じリネーム・バッファを指して
いる場合である。

【０１１６】図２７は、図２２のサイクル８の開始時点
での割当てポインタ（ＡＬ）８０、ライトバック・ポイ
ンタ（ＷＢ）８２、及び完了ポインタ（ＣＯ）８４の状
態を示している。図２７に示すように、割当てポインタ
８０はリネーム・バッファ７を指し続けており、ライト
バック・ポインタ８２はリネーム・バッファ５を指し続
けている。命令ＩＮＳＴａ＋４は実行を終了し、また命
令ＩＮＳＴａ＋４がサイクル７において実行を終了する
に先立って同じくサイクル７で「完了」している。この
ことは図２２では「ＥＸＥＣ／ＣＯＭＰ」で表現されて
いる。従って、図２７に示すように、完了ポインタ８４
はリネーム・バッファ６から進んでリネーム・バッファ
７を指示している。

【０１１７】プロセッサ１０が、全ての先行する命令
（例えば、ＩＳＮＴａ、ＩＳＮＴａ＋１、ＩＮＳＴａ＋
２及びＩＮＳＴａ＋３）を完了させたことに応答して、
実際にそれら全ての先行する命令を終了させたか否かに
は無関係に（例えば、ＩＮＳＴａ＋３はサイクル８にお
いて実行を続けている）、先に特定の命令（例えばＩＮ
ＳＴａ＋４）へ割当てられていた前のリネーム・バッフ
ァ（例えば、サイクル８の開始前におけるリネーム・バ
ッファ６）から完了ポインタ８４を進めることは有用で
ある。

【０１１８】図２７では、命令ＩＮＳＴａ＋４がサイク
ル７で実行終了していることに応じて、リネーム・バッ
ファ６の「情報有効」＝１である。このことは、リネー
ム・バッファ６の「情報」フィールドが有効なデータ
（図２７の「情報」フィールドにＤＡＴＡと表現されて
いる）を記憶していることを示し、また、リネーム・バ
ッファ６の「桁上げ」フィールドが有効なデータ（図２
７の「桁上げ」フィールドにＣＡと表現されている）を
記憶していることを示している。

【０１１９】図２８は、図２２のサイクル９の開始時点
での割当てポインタ（ＡＬ）８０、ライトバック・ポイ
ンタ（ＷＢ）８２、及び完了ポインタ（ＣＯ）８４の状
態を示している。図２８に示すように、割当てポインタ
８０及び完了ポインタ８４はリネーム・バッファ７を指
し続けており、ライトバック・ポインタ８２はリネーム
・バッファ５を指し続けている。図２８では、命令ＩＮ
ＳＴａ＋３がサイクル８で実行終了していることに応じ
て、リネーム・バッファ５の「情報有効」＝１である。
このことは、リネーム・バッファ５の「情報」フィール
ドが有効なデータ（図２８の「情報」フィールドにＤＡ
ＴＡと表現されている）を記憶していることを示す。

【０１２０】図２９は、図２２のサイクル１０の開始時
点での割当てポインタ（ＡＬ）８０、ライトバック・ポ
インタ（ＷＢ）８２、及び完了ポインタ（ＣＯ）８４の
状態を示している。図２９に示すように、割当てポイン
タ８０及び完了ポインタ８４はリネーム・バッファ７を
指し続けている。図２２に示すように、命令ＩＮＳＴａ
＋３及びＩＮＳＴａ＋４の結果は、サイクル９において
それぞれリネーム・バッファ５及び６からＧＰＲ３２へ
複写されている。従って、図２９では、ライトバック・
ポインタ８２がリネーム・バッファ５から進んでリネー
ム・バッファ７を指示している。さらに、命令ＩＮＳＴ
ａ＋３及びＩＮＳＴａ＋４の結果がサイクル９において
それぞれリネーム・バッファ５及び６からＧＰＲ３２へ
複写されたことに応じて、リネーム・バッファ５及び６
内の情報は削除されている。

【０１２１】図３０は、好適例の特徴である「早期完
了」を用いない別の実施例における図１９乃至図２１の
５つの命令の種々のステージを示した図である。図３１
乃至図３８は、図３０に示した命令処理の各ステージに
おけるプロセッサ１０のリネーム・バッファ３４の概略
図を示している。図３０に示すように、好適例における
「早期完了」を用いないで、命令ＩＮＳＴａ＋４の実行
をサイクル１０まで遅らせている。そして命令ＩＮＳＴ
ａ＋４の結果の完了／ライトバックについてはサイクル
１１まで遅らせている。このことは、命令ＩＮＳＴａ＋
４が、全ての先行する命令の完了までその実行を遅らさ
れる実行直列化命令であることが理由である。好適例の
特徴である「早期完了」を用いないことから、命令ＩＮ
ＳＴａ＋３がサイクル９まで完了せず、このために、命
令ＩＮＳＴａ＋４の実行がサイクル１０まで遅らされる
のである。

【０１２２】これに対して、図２２では、命令ＩＳＮＴ
ａ＋３がサイクル５において「早期完了」するので、命
令ＩＮＳＴａ＋４はサイクル７で実行される。命令ＩＮ
ＳＴａ＋４は、先行する命令ＩＮＳＴａ＋１の結果に依
存するソース・オペランド情報をもつ実行直列化命令で
あって、命令ＩＮＳＴａ＋１は、ＣＡレジスタ４２に送
られるはずであるがまだ伝達されていないＣＡビット情
報を変更する。それにも拘らず、図２２では、命令ＩＮ
ＳＴａ＋４の実行がサイクル７で行われ、命令ＩＮＳＴ
ａ＋４の結果の完了／ライトバックがサイクル９で行わ
れる。従って図２２では、好適例における「早期完了」
を用いることにより、命令ＩＮＳＴａ＋４の実行、完了
及びライトバックの各ステージが、「早期完了」を用い
ない図３０よりも早く行われる。

【０１２３】プロセッサ１０は、伝達されていないソー
ス・オペランド（例えば、ＳＰＲ４０及びＣＡレジスタ
４２）を指定する命令の実行を少なくとも全ての先行す
る命令が完了するまで遅らせる。この理由は、命令が、
伝達されていないソース・オペランドを指定する場合、
その命令を実行するためには、そのようなソース・オペ
ランド情報がアーキテクチャ・レジスタ内で使用可能で
ありかつ有効であることが必要だからである。このよう
な命令の例としては、（１）ＣＡレジスタ４２を読取る
拡張算術演算命令、及び（２）情報をＳＰＲ４０の１つ
からＧＰＲ３２の１つへ移動させるＦＲＯＭ移動命令が
ある。

【０１２４】たとえ全ての先行する命令が「完了」した
としても、先行する命令が「早期完了」したものであっ
て、その完了ステージがその実行ステージよりも先行し
ている可能性がある。先に図１乃至図５に関して述べた
ように、プロセッサ１０は、ＧＰＲ３２、ＦＰＲ３６、
リネーム・バッファ３４と３８、及び制御レジスタから
実行ユニットへ情報を伝達する回路を備えている。もし
特定の命令が、先行する「早期完了」した命令の結果に
依存するソース・オペランド情報をもつとすれば、そし
てそのソース・オペランド情報が、このようなプロセッ
サ１０の伝達回路によりサポートされるとすれば、プロ
セッサ１０は、その「早期完了」した命令の実行ステー
ジを終えるまで（この時点で、「早期完了」した命令の
結果はリネーム・バッファ内で使用可能でありかつ有効
となっている）その特定の命令の実行を遅らせる。

【０１２５】これに対して、もしソース・オペランド情
報が、プロセッサ１０の上記の伝達回路によりサポート
されなければ、プロセッサ１０は、その「早期完了」し
た命令のライトバック・ステージを終えるまで（この時
点で、「早期完了」した命令の結果はアーキテクチャ・
レジスタ内で使用可能でありかつ有効となっている）そ
の特定の命令の実行を遅らせる。もし「早期完了」した
命令が実行を終えていなければ、その命令の結果（目的
オペランド情報）を使用することはできない。従ってこ
のような状況では、プロセッサ１０は、その「早期完
了」した命令のライトバック・ステージをその命令が実
行を終えるまで遅らせる。

【０１２６】もしある命令を早期完了させる必要がある
ならば、シーケンサ・ユニット１８は、その命令を関連
する実行ユニットへディスパッチする一方で標示信号を
出力する。このような標示信号に応答して、その関連す
る実行ユニットは、再配列バッファ７６内のその命令に
割当てられてエントリを変更しないようにする。この理
由は、再配列バッファのエントリに割当てられた命令が
完了した時点で、その再配列バッファのエントリを別の
命令に再割当てする必要があるからであり、その場合、
その再配列バッファ内の情報はもはや有効でなくなるか
らである。

【０１２７】従って、もし命令を早期完了させる必要が
ある場合には、その命令に割当てられた再配列バッファ
のエントリが、その命令の実行ユニットが命令の実行を
終える前に無効になる可能性がある。好適例では、プロ
セッサ１０の１つのサイクルの間にシーケンサ・ユニッ
ト１８が、有効な情報をもつ最も古いものから４個の再
配列バッファのエントリを検査する。これによって、４
つの命令がその１つのサイクル中に同時に完了する命令
の候補となる。

【０１２８】好適例では、ＦＲＯＭ移動命令はＳＰＲか
ら情報を入力し、そしてＳＰＲはＴＯ移動命令によって
のみ変更される。プロセッサ１０が、全ての先行する命
令の完了に応じてＦＲＯＭ移動命令を実行することは、
それらの先行する命令の中の１又は複数が「早期完了」
したものである場合であっても有効である。これは、プ
ロセッサ１０が、順不同に実行されるべきでない命令
（例えば、ＴＯ移動命令や記憶命令）については「早期
完了」しないから可能なのである。もし全ての先行する
命令が「完了」したのであれば、プロセッサ１０は、実
際に全ての先行するＴＯ移動命令の実行を終了したので
ある。従って、プロセッサ１０は、全ての先行する命令
の完了に応答してＦＲＯＭ移動命令を実行する。なぜな
らこの状況においてプロセッサ１０は、実際に全ての先
行するＴＯ移動命令の実行を終了しているからである。

【０１２９】好適例の別の重要な特徴は、プロセッサ１
０が、不正確で回復不能な浮動小数点例外モードをサポ
ートすることである。このモード下で動作するとき、プ
ロセッサ１０は、いずれの浮動小数点命令がその例外条
件を発生したかを明確にせずに又は伝えずに浮動小数点
例外条件を報告する。プロセッサ１０がこの例外を処理
するとき、プロセッサ１０は、その例外を発生した浮動
小数点命令以降の任意の数の命令を完了した状態であっ
てもよい。このモード下で動作するとき、プロセッサ１
０は、例外条件を発生した浮動小数点命令の時点で逐一
プログラムの実行を停止させられることがないので、命
令シーケンスにおける高い性能を実現することができ
る。

【０１３０】正確な浮動小数点例外モード下で動作する
とき、プロセッサ１０は、全ての先行する命令が完了し
ている場合であっても、浮動小数点命令の実行を終了す
る前にその浮動小数点命令を「早期完了」させることは
ない。

【０１３１】これに対して、不正確で回復不能な浮動小
数点例外モード下で動作するとき、プロセッサ１０は、
全ての先行する命令が完了したことに応じて、浮動小数
点命令の実行終了の前にその浮動小数点命令を「早期完
了」させる。この不正確で回復不能な浮動小数点例外モ
ード下において、「早期完了」した浮動小数点命令は、
他の「早期完了」命令とは異なっている。なぜなら、プ
ロセッサ１０は、たとえ浮動小数点命令の実行を継続す
ることが実際に浮動小数点例外条件を生じるかもしれな
い場合であってもその浮動小数点命令を「早期完了」さ
せるからである。各再配列バッファのエントリは、その
関連する命令が浮動小数点命令であるか否かを示してい
る。

【０１３２】浮動小数点命令の実行ステージ及び完了ス
テージが終了すると、その結果が、即座に浮動小数点リ
ネーム・バッファ３８に記憶される。この結果は、全て
の先行する浮動小数点命令の結果がＧＰＲ３６へ複写さ
れるまでは、リネーム・バッファ３８に一時的に記憶さ
れている。この方法により、プロセッサ１０は、プログ
ラム・シーケンスの順序どおりに各浮動小数点命令のラ
イトバック・ステージを処理する。

【０１３３】リネーム・バッファ３８は、後にＦＰＲ３
６へ複写するために、一時的に浮動小数点命令の結果を
記憶する。さらに、リネーム・バッファ３８は、アーキ
テクチャの浮動小数点状態及び制御レジスタ（ＦＰＳＣ
Ｒ）（図示せず）を適切に修正するために状態情報を記
憶する。リネーム・バッファ３８からＦＰＲ３６及びＦ
ＰＳＣＲへと結果を複写する際に、浮動小数点例外（Ｆ
ＰＳＣＲのＦＥＸビットをセットすることにより示され
る）を検出したならば、プロセッサ１０はこの例外を報
告する。

【０１３４】不正確で回復不能な浮動小数点例外モード
下で動作するとき、プロセッサ１０は、いずれの浮動小
数点命令がその例外条件を発生したかを明確にせずに又
は伝えずに浮動小数点例外条件を報告する。この状況に
おいて、好適例のプロセッサ１０は、以下のような方法
により例外を報告するという利点を有している。

【０１３５】第１に、プロセッサ１０は、その浮動小数
点例外を検出したサイクルにおける命令の完了を停止さ
せる。プロセッサ１０がまさに完了を停止させた時点に
おける命令より先行する全ての完了した命令の影響を、
プロセッサ１０の状態が実際に反映している限り、その
完了を停止した時点での命令は重要ではない。

【０１３６】第２に、プロセッサ１０は、全ての先行す
る「早期完了」した命令の実行を終える。さらに、プロ
セッサ１０は、これらの命令の結果をアーキテクチャ・
レジスタへ複写する。これによって、リネーム・バッフ
ァ３４及び３８内の全てのライトバック・エントリが空
になる。

【０１３７】第３に、プロセッサ１０は、浮動小数点例
外を報告する。不正確で回復不能な浮動小数点例外モー
ド下において、「早期完了」した浮動小数点命令は、他
の「早期完了」した命令とは異なっている。なぜなら、
プロセッサ１０は、浮動小数点命令の実行を継続するこ
とが実際に浮動小数点例外条件を発生するかも知れない
場合であっても、その浮動小数点命令を「早期完了」さ
せるからである。従って、「早期完了」した又は実際に
完了した他の命令による他の例外は発生しない。

【０１３８】非浮動小数点命令から生じた例外を検出し
た場合、プロセッサ１０は、全ての先行する「早期完
了」した浮動小数点命令がいずれの浮動小数点例外も発
生することなく実行終了するまでは、その非浮動小数点
例外の報告を遅らせる。この状況では、好適例における
プロセッサ１０が、次のような方法により例外を報告す
るという利点を有する。

【０１３９】第１に、プロセッサ１０は、その非浮動小
数点例外を検出したサイクルにおける命令の完了を停止
させる。プロセッサ１０は、その非浮動小数点例外を発
生した命令の時点で命令の完了を停止させる。故に、そ
の命令は完了しない。

【０１４０】第２に、プロセッサ１０は、先行する全て
の「早期完了」した命令の実行を終える。このことは、
プロセッサ１０が、先行する全ての「早期完了」した浮
動小数点命令の実行を、いずれの浮動小数点例外も発生
することなく終えることができるか否かを決定する。さ
らに、プロセッサ１０は、この命令の結果をアーキテク
チャ・レジスタに複写する。これによって、リネーム・
バッファ３４及び３８の全てのライトバック・エントリ
は空になる。この方法では、プロセッサ１０が例外を報
告するとき、プロセッサ１０の停止状態が存在する。さ
らに、例外が認知されるとき、他のライトバック・バッ
ファが空になるまで待つ間、プロセッサ１０の停止状態
が存在する。

【０１４１】第３に、もしプロセッサ１０が浮動小数点
例外を検出しなかったならば、プロセッサ１０は、正確
な非浮動小数点例外を報告する。これに対して、もしプ
ロセッサ１０が浮動小数点例外を検出したならば、プロ
セッサ１０は、不正確で回復不能な浮動小数点例外を報
告する。

【０１４２】

【０１４３】

【０１４４】

【発明の効果】本発明によれば、順序どおりのディスパ
ッチが、１つのマシン・サイクルの間に複数の命令をデ
ィスパッチする処理システムの機能に対して大きな悪影
響を及ぼさないような処理システム及び操作方法が提供
される。

【図面の簡単な説明】

【図１】本発明の好適例による情報処理のためのプロセ
ッサのブロック図である。

【図２】図１のプロセッサの固定小数点実行ユニットの
ブロック図である。

【図３】図１のプロセッサのシーケンサ・ユニットのブ
ロック図である。

【図４】図３のシーケンサ・ユニットの再配列バッファ
の概略図である。

【図５】図１のプロセッサにより処理される命令の種々
のステージを示した図である。

【図６】図１のプロセッサにより処理される命令の種々
のステージを示した図である。

【図７】図１のプロセッサの再配列バッファの概略図で
ある。

【図８】図７の４つの命令の種々のステージを示す図で
ある。

【図９】図１のプロセッサの再配列バッファの概略図で
ある。

【図１０】図１のプロセッサの再配列バッファの概略図
である。

【図１１】図１のプロセッサの再配列バッファの概略図
である。

【図１２】図１のプロセッサの再配列バッファの概略図
である。

【図１３】好適例の重要な特徴を用いない状況における
４つの命令の種々のステージを示す図でる。

【図１４】図１３におけるプロセッサの再配列バッファ
の概略図である。

【図１５】図１３におけるプロセッサの再配列バッファ
の概略図である。

【図１６】図１３におけるプロセッサの再配列バッファ
の概略図である。

【図１７】図１３におけるプロセッサの再配列バッファ
の概略図である。

【図１８】図１のプロセッサのリネーム・バッファの別
の実施例のブロック図である。

【図１９】図１のプロセッサの再配列バッファの概略図
である。

【図２０】図１のプロセッサの再配列バッファの概略図
である。

【図２１】図１のプロセッサの再配列バッファの概略図
である。

【図２２】図１９乃至図２１の５つの命令の種々のステ
ージを示す図である。

【図２３】図１のプロセッサのリネーム・バッファの概
略図である。

【図２４】図１のプロセッサのリネーム・バッファの概
略図である。

【図２５】図１のプロセッサのリネーム・バッファの概
略図である。

【図２６】図１のプロセッサのリネーム・バッファの概
略図である。

【図２７】図１のプロセッサのリネーム・バッファの概
略図である。

【図２８】図１のプロセッサのリネーム・バッファの概
略図である。

【図２９】図１のプロセッサのリネーム・バッファの概
略図である。

【図３０】好適例の重要な特徴を用いない状況における
図１９乃至図２１の５つの命令の種々のステージを示す
図である。

【図３１】図２９に示した命令処理の種々のサイクルに
おける図１のプロセッサのリネーム・バッファの概略図
である。

【図３２】図２９に示した命令処理の種々のサイクルに
おける図１のプロセッサのリネーム・バッファの概略図
である。

【図３３】図２９に示した命令処理の種々のサイクルに
おける図１のプロセッサのリネーム・バッファの概略図
である。

【図３４】図２９に示した命令処理の種々のサイクルに
おける図１のプロセッサのリネーム・バッファの概略図
である。

【図３５】図２９に示した命令処理の種々のサイクルに
おける図１のプロセッサのリネーム・バッファの概略図
である。

【図３６】図２９に示した命令処理の種々のサイクルに
おける図１のプロセッサのリネーム・バッファの概略図
である。

【図３７】図２９に示した命令処理の種々のサイクルに
おける図１のプロセッサのリネーム・バッファの概略図
である。

【図３８】図２９に示した命令処理の種々のサイクルに
おける図１のプロセッサのリネーム・バッファの概略図
である。

【符号の説明】

１０ プロセッサ １２ バス・インターフェース・ユニット １４ 命令キャッシュ １６ データ・キャッシュ １８ シーケンサ・ユニット ２０ 分岐ユニット ２２ 固定小数点ユニットＡ ２４ 固定小数点ユニットＢ ２６ 複素固定小数点ユニット ２８ ロード／記憶ユニット ３０ 浮動小数点ユニット ３２ ＧＰＲ ３４ 固定小数点リネーム・バッファ ３６ ＦＰＲ ３８ 浮動小数点リネーム・バッファ ４０ ＳＰＲ ４２ 桁上げビット・レジスタ ５０ オペランド ５４ 実行ロジック ５６ 制御ロジック ７０ 命令バッファ ７２ デコーダ・ロジック ７４ ディスパッチ・ロジック ８０ 完了ロジック ８２ 例外ロジック ８４ 実行直列化ロジック

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−53806（ＪＰ，Ａ) Ｄａｖｉｄ Ａ．Ｐａｔｔｅｒｓｏ ｎ，Ｊｏｈｎ Ｌ．Ｈｅｎｎｅｓｓｙ 著，富田▲真▼治 他訳「コンピュー タ・アーキテクチャー −設計・実現・ 評価の定量的アプローチ−」（1992−12 −25）日経 ＢＰ社 ＰＰ．271−275

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】命令をフェッチし、デコードするステップ
   と、 前記命令のフェッチ及びデコードに関する例外条件が存
   在するか否かを判断するステップと 、前記例外条件とは無関係に前記命令を前記実行ユニット
   へディスパッチするステップと 、前記例外条件が存在すると判断したことに応答して、前
   記実行ユニットによる前記命令の実行を禁止するステッ
   プと 、を含む処理システムの操作方法 。
2. 【請求項２】前記ディスパッチするステップが、前記命
   令の状況をバッファに記憶するステップを含む、請求項
   １に記載の方法。
3. 【請求項３】前記命令の実行を禁止するステップが、前
   記例外条件の存在により命令の実行が禁止されることを
   示す標識を前記バッファに記憶するステップを含む、請
   求項２に記載の方法。
4. 【請求項４】命令のシーケンス中で前記命令より先行す
   る全ての命令が完了したことに応答して、前記命令を実
   行することなく前記例外条件を処理するステップを含む
   請求項１乃至３のいずれかに記載の方法。
5. 【請求項５】命令を実行する実行ユニットと、命令をフェッチしてデコードし、該命令のフェッチ及び
   デコードに関する例外条件が存在するか否かを判断し、
   該例外条件とは無関係に前記命令を前記実行ユニットへ
   ディスパッチし、前記例外条件が存在すると判断した場
   合に前記実行ユニットによる前記命令の実行を禁止する
   シーケンサ・ユニットと 、を有する処理システム 。
6. 【請求項６】前記シーケンサ・ユニットが、前記命令の
   状況を記憶するバッファを含む、請求項５に記載のシス
   テム。
7. 【請求項７】前記状況が、前記例外条件の存在により命
   令の実行が禁止されることを示す標識を含む、請求項６
   に記載のシステム。
8. 【請求項８】命令のシーケンス中で前記命令より先行す
   る全ての命令が完了したことに応答して、前記命令を実
   行することなく前記例外条件を処理する手段を含む、請
   求項５乃至７のいずれかに記載のシステム。