KR950021278A - 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 실리콘 기판과 금속배선과의 접속을 피하기 위하여 폴리 실리콘막에 의하여 금속배선과 실리콘기판이 연결되도록 하며, 질화막을 사용한 게이트 전극을 형성함으로써 게이트 전극용 마스크의 임계치수 보다 더작은 게이트 전극을 형성하도록 한 초고집적 반도체 소자용 트랜지스터 제조방법에 관한 것이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2G도는 본 발명의 반도체 소자 제조방법에 따른 공정 단계를 도시한 단면도이다.
Claims (3)
- 반도체 소자제조 공정에 있어서 실리콘 기판상에 P-웰과 활성영역을 설정하고 채널스톱 P+이온을 주입한 다음, 소정의 필드 산화막을 형성하는 단계와, 전체구조의 상부에 산화막과 폴리 실리콘막 및 산화막을 차례로 각각 형성하고, 상기 산화막과 폴리 실리콘막 및 산화막의 소정 부위를 식각하여 실리콘 기판의 일정부위가 노출 되게 하는 단계와, 전체구조 상부에 감광막을 증착한후, 일정부위를 식각하여 감광막 패턴을 형성한 후, 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계와, 감광막을 제거한 후, 전체구조 상부에 도핑된 폴리 실리콘막과 증착하는 단계와, 상기 폴리 실리콘막의 소정부위를 식각하여 폴리 실리콘이 소오스/드레인 상부에 위치한 노출된 실리콘 기판상부와, 폴리 실리콘막 및 산화막의 측면부에 남아 형성되는 스페이서를 형성하는 단계와, 노출된 실리콘 기판에 트렌치를 형성하는 단계와, 문턱 전압 조절용 불순물을 연속 주입한 다음, N-이온을 이온주입하는 단계와, 전체구조 상부에 소정 두께의 게이트 산화막과 게이트 전극용 폴리 실리콘막과 실리사이드막 및 질화막을 각각 순차적으로 증착하는 단계와, 소정의마스크 형성공정으로 상기 질화막 상부에 감광막 패턴을 형성하는 단계와, 상기 실리사이드막을 식각 정지층으로 하여 실리사이드막 상부에 있는 질화막의 소정부위를 건식식각하여 제1질화막 패턴을 형성하는 단계와, 상기 제1질화막 패턴을 마스크로 하여 질화막 하부에 위치한 실리사이드 및 폴리 실리콘막을 습식식각하여 잔류 실리사이드막과 잔류 폴리 실리콘막을 형성하는 단계와, 상기 제1질화막 패턴을 잔류 실리사이드막의 상부크기와 동일하게 식각하여 제2질화막 패턴을 형성하는 단계와,상기 제2질화막 패턴을 마스크로 하여 잔류 실리사이드막과 잔류 폴리 실리콘막을 건식식각하여 게이트 전극을 형성하는 단계와, 전체 구조 상부에 층간 절연용 산화막 빛 비피에스지(BPSG)막을 형성하는 단계와, 상기 비피에스지(BPSG)막과 층간 절연용 산화막을 식각하여 폴리 실리콘막이 노출된 콘택홀을 형성하는 단계와, 상기 콘택홀을 통하여 폴리 실리콘막에 콘택되는 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서 상기 잔류 폴리 실리콘막의 상부크기와 동일하게 제1질화막 패턴을 식각하여 제2질화막 패턴을 형성함에 있어, 섭씨160도에서 180도의 온도범위에서 인산용액으로 습식식각하여 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서, 상기 잔류 폴리 실리콘막의 스페이서는 폴리 실리콘막을 반응이온에칭(RIE)방식으로 블랭키트 식각하여 형성되는 것을 특징으로 하는 반도체 소자 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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1993
- 1993-12-31 KR KR1019930031905A patent/KR0122522B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR0122522B1 (ko) | 1997-11-26 |
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