KR950015777A - 캐패시터의 전하저장전극 형성방법 - Google Patents

캐패시터의 전하저장전극 형성방법 Download PDF

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KR950015777A
KR950015777A KR1019930023924A KR930023924A KR950015777A KR 950015777 A KR950015777 A KR 950015777A KR 1019930023924 A KR1019930023924 A KR 1019930023924A KR 930023924 A KR930023924 A KR 930023924A KR 950015777 A KR950015777 A KR 950015777A
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Abstract

본 발명은 캐패시터의 전하저장전극을 형성하는 방법에 관한 것으로, 반구형 폴리실리콘 및 불순물이 도핑된 폴리실리콘과 도핑되지 않은 폴리실리콘 사이의 식각 선택비를 이용하여 전하저장전극의 내부는 미로(Maze)형태로 구성하고 외곽벽은 스페이서 구조로 형성시킨 3차원 구조의 전하저장전극을 형성하여 제한된 면적내에서 고용량을 얻을 수 있는 캐패시터의 전하저장전극을 형성하는 방법에 관해 기술된다.

Description

캐패시터의 전하저장전극 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
1a도 내지 제1f도는 본 발명에 의한 캐패시터의 전하저장전극을 형성하는 단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드 산화막
3 : 게이트 전극 3A : 게이트 전극선
4 : 불순물 이온주입영역 5 : 비트라인
6 : 층간 절연막 7 : 콘택홀
8 : 제1언도프 폴리실리콘 8A : 미로형 폴리실리콘
9 : 산화막 9A : 잔여 산화막
10 : 반구형 폴리실리콘 10A : 잔여 반구형 폴리실리콘
11 : 홈 12 : 도프 폴리실리콘
13 : 감광막 14 : 제2언도프 폴리실리콘
14A : 폴리실리콘 스페이서 20 : 전하저장전극

Claims (1)

  1. 유효 표면적을 증대시키기 위한 캐패시터의 전하저장전극 형성방법에 있어서, 실리콘 기판(1)상의 게이트 전극(3) 양측에 소오스 및 드레인 전극으로 사용되는 불순물 이온주입영역(4)으로 이루어진 소정의 트랜지스터를 갖는 메탈-옥사이드-세미콘덕터(MOS)구조에서, 전체구조 상부에 층간 절연막(6)을 형성한 후 콘택마스크를 사용하여 콘택홀(7)을 형성하고, 전체구조 상부에 제1언도프 폴리실리콘(8)을 두껍게 형성한 후 그 상부에 산화막(9)을 얇게 형성하고, 상기 산화막(9)상에 반구형 폴리실리콘(10)을 형성하는 단계와, 상기 반구형 폴리실리콘(10)을 부분식각하여 잔여 반구형 폴리실리콘(10A)을 형성한 후, 잔여 반구형 폴리실리콘(10A)을 식각장벽층으로 하여 하부의 산화막(9)을 식각하여 잔여 산화막(9A)을 형성하는 단계와, 상기 잔여 산화막(9A)을 마스크로 이용하여 부분적으로 노출된 하부의 제1언도프 폴리실리콘(8)을 소정의 깊이까지 비등방성 식각으로 식각하여 다수의 홈(11)으로된 미로형 폴리실리콘(8A)을 형성하고, 이후 습식산화막 식각공정으로 잔여 산화막(9A)을 제거하는 단계와, 상기 미로형 폴실리콘(8A) 전체구조 상부에 도프 폴리실리콘(12)을 두껍게 증착하고, 상기 도프 폴리실리콘(12) 상부에 감광막(13)을 도포한 후 전하저장전극 마스크를 사용하여 감광막(13)을 패턴화하는 단계와, 상기 패턴화된 감광막(13)을 이용하여 노출된 도프 폴리실리콘(12)과 제1언도프 폴리실리콘(8)으로 형성된 미로형 폴리실리콘(8A)을 식각선택비가 1:1인 조건으로 하부층인 층간 절연막(6)이 노출될 때까지 비등방성 식각으로식각한 후, 상기 패턴화된 감광막(13)을 제거하고, 전체구조상부에 제2언도프 폴리실리콘(14)을 증착하는 단계와, 상기 제2언도프 폴리실리콘(14)을 스페이서 식각공정으로 충분히 식각하여 폴리실리콘 스페이서(14A)를 형성한 후, 전반적으로 언도프 폴리실리콘과 도프 폴리실리콘의 식각선택비가 1:20인 조건으로 등방성 식각공정을 실시하여 미로형 폴리실리콘(8A) 상부와 홈(11)에 존재하는 도프 폴리실리콘(12)을 완전히 제거하여, 내부는 미로구조를 이루고 외곽벽은 스페이서가 형성된 전하저장전극(20)을 완성하는 단계로 이루어지는 것을 특징으로 하는 캐패시터의 전하저장전극 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930023924A 1993-11-11 1993-11-11 캐패시터의 전하저장전극 형성방법 KR100250749B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100235938B1 (ko) * 1996-06-24 1999-12-15 김영환 반구형 실리콘 제조방법

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