KR950012242A - 카운터플로우 파이프라인 - Google Patents

카운터플로우 파이프라인 Download PDF

Info

Publication number
KR950012242A
KR950012242A KR1019940026996A KR19940026996A KR950012242A KR 950012242 A KR950012242 A KR 950012242A KR 1019940026996 A KR1019940026996 A KR 1019940026996A KR 19940026996 A KR19940026996 A KR 19940026996A KR 950012242 A KR950012242 A KR 950012242A
Authority
KR
South Korea
Prior art keywords
pipeline
data
management system
data element
circuitry
Prior art date
Application number
KR1019940026996A
Other languages
English (en)
Other versions
KR100338790B1 (ko
Inventor
이. 몰나 찰스
이. 서덜랜드 아이번
에프. 스프라울 로버트
더블유. 존스 아이앤
Original Assignee
리 패츠
선 마이크로 시스템즈 인코오퍼레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 리 패츠, 선 마이크로 시스템즈 인코오퍼레이티드 filed Critical 리 패츠
Publication of KR950012242A publication Critical patent/KR950012242A/ko
Application granted granted Critical
Publication of KR100338790B1 publication Critical patent/KR100338790B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/02—Comparing digital values
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Advance Control (AREA)
  • Multi Processors (AREA)
  • Image Processing (AREA)
  • Complex Calculations (AREA)

Abstract

카운터플로우 연산 파이프라인은 상이한 종류가 가능하며, 2개의 반대방향으로 흐르고 2 데이타 스트림을 형성하는 데이타 성분을 기술한다. 데이타 성분이 보여지지 않는 데이타 스트림에서는 소정길이의 갭이 있을 수 있다.
일련의 유사단계 : 기술된 카운터 풀로우 파이프라인은 일련의 유사한 단계로 구성되며, 각각의 단계는 각각이 2개의 데이타 스트림으로부터 하나가 되는 적어도 2개의 데이타 성분을 유지할 수 있다. 장치의 기본형태에 있어서, 단계는 선형 스트링으로 배열되며 파이프라인의 각 단계는 2개의 인접한 단계만으로 통신한다. 단계간 통신은 순방향 및 역방향 흐름 데이타 스트림을 조절하기 위해 양방향으로 진행한다.
카운터 동기화 비교 : 모든 위로의 아이템은 모든 아래로의 아이템과 교차한다. 카운터 플로우의 파이프라인은 일방향에서 흐르는 데이타 성분과 다른 방향에서 흐르는 데이타 성분 사이에 카운터동기화 비교를 제공한다. 회로는 일바향에서 흐르는 모든 데이타 성분이 파이프라인의 일부 단계에서 오로지 한번만 다른 방향의 흐름을 통과하는 어떤 데이타 성분과 각기 교차하는 것을 포함한다. 데이타 성분이 교차할 때 주어진 어플리케이션에 특별한 회로는 그들을 비교할 수 있고, 데이타를 한 곳에서 다른 곳으로 복사하거나 그렇지 않으면 상호 작용을 일으킨다.
동기 또는 비동기 : 기술된 카운터플로우 파이프라인은 동기 회로를 사용하거나 또는 셀프-타입 혹은 동기 회로를 사용하여 설치될 수 있다. 어느 한 경우에 있어서, 소정의 데이타 성분은 현재 단계에서 데이타 성분의 존재를 요구하는 동작이 완성될 때 스트림의 순방향으로 이동가능하고 다음 이동될 단계에서 공간이 존재하게 된다. 동기 회로를 갖는 시스템에서 전달은 다음 클록 이벤트를 대기해야 하며, 한편 비동기 시스템에서 조건 자신은 데이타 전달을 개시하기에 충분하다. 회로는 이른바 "카운터 동기화 비교"라는특성을 카운터 플로우 파이프라인에 주게 되는 완전한 비교를 보증하기 위하여 동기 및 비동기 카운터플로우 파이프라인 양쪽에 대해 여기서 기술된다.
연관 메모리, 텍스트 검색, 콘벌루션 및 컴퓨터 이키텍쳐에 대한 어플리케이션 : 이들 카운터 플로우 파이프라인의 완전한 비교특성을 신호 프로세싱, 연관 메모리, 및 컴퓨터 아키텍쳐에서 다양한 어플리케이션에 유용하게 된다.

Description

카운터플로우 파이프라인
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제10도는 바람직한 실시로서 비동기 구현의 블록도이며, 실제 위 및 아래 통신이 어떻게 행해지는가에 대해 상세히 도시하고 있다.
제11도는 삭제, 삽입, 및 비교용 부분으로 나뉘어진 비동기 카운터프로우 파이프라인의 단일 단계의 블록도.

Claims (25)

  1. 상호 접속된 단계 세트를 포함하는 2-방향 파이프라인에서 카운터플로우하는 데이타 성분을 관리하는 시스템에 있어서, 상기 파이프라인에서 단계로부터 단계로 상기 데이타 성분의 이동을 제어하는 회로와; 상기 파이프라인 아래로 흐르는 각 데이타 성분과 이 데이타 성분이 만나는 상기 파이프라인 위로 흐르는 각 데이타 성분과 상호 작용하게 하는 회로를 포함하는 것을 특징으로 하는 관리 시스템.
  2. 제1항에 있어서, 상기 파이프라인 아래로 흐르는 각 데이타 성분과 이 데이타 성분이 만나는 단지 일회만이 상기 파이프라인 위로 흐르는 소정의 특별한 데이타 성분과 상호작용하도록 보장하는 회로를 추가로 포함한 것을 특징으로 하는 관리 시스템.
  3. 제1항에 있어서, 상기 단계의 적어도 일부는 상기 파이프라인 아래로 흐르는 제1 데이타 성분의 적어도 일부분과 이 일부분의 데이타 성분이 만나는 상기 파이프라인 위로 흐르는 제2 데이타 성분의 일부분을 비교하는 회로를 포함한 것을 특징으로 하는 관리 시스템.
  4. 제1항에 있어서, 상기 상호 작용하게 하는 회로는 상기 파이프라인에서 각 단계의 상태를 결정하는 회로를 추가로 포함하며, 상기 단계는 최소한 엠티, 풀, 위, 아래 및 완료 상태를 점유할 수 있는 것을 특징으로 하는 관리 시스템.
  5. 제4항에 있어서, 상기 상호 작용하게 하는 회로는 상기 비교회로가 상기 데이타 성분의 상기 일부분에 대한 비교를 완성할 때까지 풀상태에서의 단계로부터 데이타 성분의 이동을 방지하는 회로를 추가로 포함한 것을 특징으로 하는 관리 시스템.
  6. 제1항에 있어서, 상기 단계는 상기 데이타 성분을 보유하는 메모리 성분을 포함한 것을 특징으로 하는 관리 시스템.
  7. 제1항에 있어서, 상기 단계의 적어도 일부분은 상기 데이타 성분 내용의 적어도 일부분을 수정하는 회로를 포함한 것을 특징으로 하는 관리 시스템.
  8. 제7항에 있어서, 상기 수정회로는 데이타 성분을 상기 파이프라인으로부터 추가 혹은 삭제하는 회로를 포함한 것을 특징으로 하는 관리 시스템.
  9. 제7항에 있어서, 상기 수정회로은 데이타 성분의 적어도 일부분에 대한 연산을 수행하는 회로를 포함한 것을 특징으로 하는 관리 시스템.
  10. 제9항에 있어서, 상기 연산수행회로는 상이한 연산이 상기 단계의 상이한 연산에서 형성되도록 허용하는 것을 특징으로 하는 관리 시스템.
  11. 제9항에 있어서, 상기 연산수행회로는 동일한 연산이 상기 단계의 상이한 단계에서 동일연산이 수행되는 것을 허용하는 것을 특징으로 하는 관리 시스템.
  12. 제1항에 있어서, 상기 제어회로는 상기 파이프라인의 일래스틱 동작을 허용하는 것을 특징으로 하는 관리 시스템.
  13. 제1항에 있어서, 상기 제어회로는 상기 단계와 양방향 통신하는 회로를 포함한 것을 특징으로 하는 관리 시스템.
  14. 제1항에 있어서, 상기 제어회로는 상기 파이프라인에서 상기 데이타 성분의 비동기 이동을 허용하는 것을 특징으로 하는 관리 시스템.
  15. 제1항에 있어서, 상기 제어회로는 상기 파이프라인에서 상기 성분의 동기 이동을 허용하는 것을 특징으로 하는 관리 시스템.
  16. 제1항에 있어서, 상기 제어회로는 상기 단계에 포함된 것을 특징으로 하는 관리 시스템.
  17. 제1항에 있어서, 상기 파이프라인은 상기 파이프라인에서 접속된 단계 사이에 데이타 성분을 양방향 교환하는 회로를 포함한 것을 특징으로 하는 관리 시스템.
  18. 제1항에 있어서, 상기 파이프라인은 상기 단계의 적어도 일부분에 외부신호를 제공하는 회로를 추가로 포함한 것을 특징으로 하는 관리 시스템.
  19. 제1항에 있어서, 상기 파이프라인은 상기 파이프라인에서 분기를 형성하는 회로와; 상기 분기의 내부 그리고 외부로 데이타 성분의 흐름을 제어하는 회로를 추가로 포함한 것을 특징으로 하는 관리 시스템.
  20. 제1항에 있어서, 상기 파이프라인은 상기 파이프라인에 사이딩을 형성하는 회로와; 상기 사이딩의 내부 그리고 외부로 데이타 성분의 흐름을 제어하는 회로를 추가로 포함한 것을 특징으로 하는 관리 시스템.
  21. 상호 접속된 단계 세트를 포함하는 2-방향 파이프라인에서 카운터플로우하는 데이타 성분의 이동을 관리하는 방법에 있어서, 상기 파이프라인에서 단계로부터 단계로 상기 데이타 성분의 이동을 제어하는 단(段)과; 상기 파이프라인 아래로 흐르는 각 데이타 성분과 이 데이타 성분이 만나는 상기 파이프라인 위로 흐르는 각 데이타 성분과 상호작용하게 하는 단을 포함하는 것을 특징으로 하는 관리 방법.
  22. 제21항에 있어서, 상기 파이프라인 아래로 흐르는 각 데이타 성분과 이 데이타 성분이 만나는 단지 일회만이 상기 파이프라인 위로 흐르는 각 데이타 성분과 상호 작용하게 하는 단을 추가로 포함하는 것을 특징으로 하는 관리 방법.
  23. 제21항에 있어서, 상기 파이프라인 아래로 흐르는 제1 데이타 성분의 적어도 일부분과 이 일부분의 데이타 성분이 만나는 상기 파이프라인 위로 흐르는 제2 데이타 성분의 일부분을 비교하는 단을 추가로 포함하는 것을 특징으로 하는 관리 방법.
  24. 제21항에 있어서, 상기 파이프라인에서 각 단계의 상태를 결정하는 단계를 추가로 포함하며, 상기 단계는 엠티, 풀, 위, 아래 및 완료상태를 최소한 점유할 수 있는 것을 특징으로 하는 관리 방법.
  25. 제24항에 있어서, 상기 비교단계가 완료될때까지 풀상태에서의 단계로부터 데이타 성분의 이동을 방지하는 단을 추가로 포함한 것을 특징으로 하는 관리 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940026996A 1993-10-21 1994-10-21 양방향으로개별데이터요소를전달할수있는카운터플로우잉데이터처리시스템및그방법 KR100338790B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14065493A 1993-10-21 1993-10-21
US08/140,654 1993-10-21
US08/140.654 1993-10-21

Publications (2)

Publication Number Publication Date
KR950012242A true KR950012242A (ko) 1995-05-16
KR100338790B1 KR100338790B1 (ko) 2002-10-09

Family

ID=22492220

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940026996A KR100338790B1 (ko) 1993-10-21 1994-10-21 양방향으로개별데이터요소를전달할수있는카운터플로우잉데이터처리시스템및그방법

Country Status (5)

Country Link
US (1) US5572690A (ko)
EP (1) EP0650117B1 (ko)
JP (1) JP3588487B2 (ko)
KR (1) KR100338790B1 (ko)
DE (1) DE69430352T2 (ko)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5732233A (en) * 1995-01-23 1998-03-24 International Business Machines Corporation High speed pipeline method and apparatus
US5732269A (en) * 1995-04-21 1998-03-24 International Business Machines Corporation Data adapter transparent to application I/O path
US5704054A (en) * 1995-05-09 1997-12-30 Yale University Counterflow pipeline processor architecture for semi-custom application specific IC's
EP0787327B1 (en) * 1995-08-23 2002-06-12 Koninklijke Philips Electronics N.V. Data processing system comprising an asynchronously controlled pipeline
JP3510729B2 (ja) * 1996-02-29 2004-03-29 三洋電機株式会社 命令実行方法および命令実行装置
US6209020B1 (en) * 1996-09-20 2001-03-27 Nortel Networks Limited Distributed pipeline memory architecture for a computer system with even and odd pids
US5937177A (en) * 1996-10-01 1999-08-10 Sun Microsystems, Inc. Control structure for a high-speed asynchronous pipeline
US5964866A (en) * 1996-10-24 1999-10-12 International Business Machines Corporation Elastic self-timed interface for data flow elements embodied as selective bypass of stages in an asynchronous microprocessor pipeline
US6065109A (en) * 1997-02-05 2000-05-16 Sun Microsystems, Inc. Arbitration logic using a four-phase signaling protocol for control of a counterflow pipeline processor
US5838939A (en) * 1997-05-09 1998-11-17 Sun Microsystems, Inc. Multi-issue/plural counterflow pipeline processor
US5996059A (en) * 1997-07-01 1999-11-30 National Semiconductor Corporation System for monitoring an execution pipeline utilizing an address pipeline in parallel with the execution pipeline
US6360288B1 (en) * 1997-10-17 2002-03-19 Sun Microsystems, Inc. Method and modules for control of pipelines carrying data using pipelines carrying control signals
WO2000005644A1 (en) 1998-07-22 2000-02-03 California Institute Of Technology Reshuffled communications processes in pipelined asynchronous circuits
US6085316A (en) * 1998-07-28 2000-07-04 Sun Microsystems, Inc. Layered counterflow pipeline processor with anticipatory control
US6163839A (en) 1998-09-30 2000-12-19 Intel Corporation Non-stalling circular counterflow pipeline processor with reorder buffer
US6192466B1 (en) 1999-01-21 2001-02-20 International Business Machines Corporation Pipeline control for high-frequency pipelined designs
US6442671B1 (en) * 1999-03-03 2002-08-27 Philips Semiconductors System for priming a latch between two memories and transferring data via the latch in successive clock cycle thereafter
EP1236088B9 (en) 1999-09-01 2008-10-08 Intel Corporation Register set used in multithreaded parallel processor architecture
WO2001016702A1 (en) 1999-09-01 2001-03-08 Intel Corporation Register set used in multithreaded parallel processor architecture
US7681018B2 (en) 2000-08-31 2010-03-16 Intel Corporation Method and apparatus for providing large register address space while maximizing cycletime performance for a multi-threaded register file set
US6725287B1 (en) 2000-11-09 2004-04-20 Elity Systems, Inc. Method and system for capturing streaming data by an actionable information engine
US7017064B2 (en) * 2001-05-09 2006-03-21 Mosaid Technologies, Inc. Calculating apparatus having a plurality of stages
US7283557B2 (en) * 2002-01-25 2007-10-16 Fulcrum Microsystems, Inc. Asynchronous crossbar with deterministic or arbitrated control
US7437724B2 (en) * 2002-04-03 2008-10-14 Intel Corporation Registers for data transfers
US7698535B2 (en) 2002-09-16 2010-04-13 Fulcrum Microsystems, Inc. Asynchronous multiple-order issue system architecture
US7260753B2 (en) 2003-07-14 2007-08-21 Fulcrum Microsystems, Inc. Methods and apparatus for providing test access to asynchronous circuits and systems
US7584449B2 (en) * 2004-11-22 2009-09-01 Fulcrum Microsystems, Inc. Logic synthesis of multi-level domino asynchronous pipelines
US7814280B2 (en) * 2005-01-12 2010-10-12 Fulcrum Microsystems Inc. Shared-memory switch fabric architecture
US20070123792A1 (en) * 2005-11-17 2007-05-31 Charlotte-Mecklenburg Hospital Authority D/B/A Carolinas Medical Center System and method for determining airway obstruction
US7916718B2 (en) * 2007-04-19 2011-03-29 Fulcrum Microsystems, Inc. Flow and congestion control in switch architectures for multi-hop, memory efficient fabrics
US7757017B2 (en) * 2007-05-15 2010-07-13 International Business Machines Corporation Adjusting direction of data flow between I/O bridges and I/O hubs based on real time traffic levels
US7769987B2 (en) * 2007-06-27 2010-08-03 International Business Machines Corporation Single hot forward interconnect scheme for delayed execution pipelines
US7984272B2 (en) * 2007-06-27 2011-07-19 International Business Machines Corporation Design structure for single hot forward interconnect scheme for delayed execution pipelines
US7913007B2 (en) * 2007-09-27 2011-03-22 The University Of North Carolina Systems, methods, and computer readable media for preemption in asynchronous systems using anti-tokens
US8356151B2 (en) * 2008-02-01 2013-01-15 International Business Machines Corporation Reporting of partially performed memory move
US8275963B2 (en) * 2008-02-01 2012-09-25 International Business Machines Corporation Asynchronous memory move across physical nodes with dual-sided communication
US8245004B2 (en) * 2008-02-01 2012-08-14 International Business Machines Corporation Mechanisms for communicating with an asynchronous memory mover to perform AMM operations
US8327101B2 (en) * 2008-02-01 2012-12-04 International Business Machines Corporation Cache management during asynchronous memory move operations
US8669779B2 (en) 2008-06-27 2014-03-11 The University Of North Carolina At Chapel Hill Systems, pipeline stages, and computer readable media for advanced asynchronous pipeline circuits
US8385971B2 (en) * 2008-08-19 2013-02-26 Digimarc Corporation Methods and systems for content processing
US8452944B2 (en) * 2009-05-22 2013-05-28 Canon Kabushiki Kaisha Information processing apparatus and information processing method
JP5650441B2 (ja) * 2010-06-07 2015-01-07 キヤノン株式会社 演算装置、キャッシュ装置、その制御方法及びコンピュータプログラム
JP5627330B2 (ja) 2010-08-02 2014-11-19 キヤノン株式会社 情報処理装置、キャッシュ装置およびデータ処理方法
WO2015192062A1 (en) 2014-06-12 2015-12-17 The University Of North Carolina At Chapel Hill Camera sensor with event token based image capture and reconstruction

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL297562A (ko) * 1962-09-06
GB1506972A (en) * 1976-02-06 1978-04-12 Int Computers Ltd Data processing systems
JPS57139856A (en) * 1981-02-23 1982-08-30 Nippon Telegr & Teleph Corp <Ntt> Data driving information processing system
US4489393A (en) * 1981-12-02 1984-12-18 Trw Inc. Monolithic discrete-time digital convolution circuit
US5187800A (en) * 1985-01-04 1993-02-16 Sun Microsystems, Inc. Asynchronous pipelined data processing system
GB8605366D0 (en) * 1986-03-05 1986-04-09 Secr Defence Digital processor
US4991078A (en) * 1987-09-29 1991-02-05 Digital Equipment Corporation Apparatus and method for a pipelined central processing unit in a data processing system
EP0365188B1 (en) * 1988-10-18 1996-09-18 Hewlett-Packard Company Central processor condition code method and apparatus
US5210750A (en) * 1989-03-23 1993-05-11 International Business Machines Corporation Method and apparatus for distributed queue multiple access in a communication system
US5107465A (en) * 1989-09-13 1992-04-21 Advanced Micro Devices, Inc. Asynchronous/synchronous pipeline dual mode memory access circuit and method
US5361367A (en) * 1991-06-10 1994-11-01 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Highly parallel reconfigurable computer architecture for robotic computation having plural processor cells each having right and left ensembles of plural processors

Also Published As

Publication number Publication date
JPH07253885A (ja) 1995-10-03
US5572690A (en) 1996-11-05
DE69430352D1 (de) 2002-05-16
EP0650117B1 (en) 2002-04-10
DE69430352T2 (de) 2003-01-30
KR100338790B1 (ko) 2002-10-09
EP0650117A1 (en) 1995-04-26
JP3588487B2 (ja) 2004-11-10

Similar Documents

Publication Publication Date Title
KR950012242A (ko) 카운터플로우 파이프라인
KR0133238B1 (ko) 컴퓨터 프로세싱 시스템 및 인스트럭션 실행방법
US7971038B2 (en) Asynchronous ripple pipeline
David Modeling of hybrid systems using continuous and hybrid Petri nets
JPS5920139B2 (ja) デ−タバツフアメモリ
US6546542B2 (en) Parameterized designing method of data driven information processor employing self-timed pipeline control
Burch Combining CTL, trace theory and timing models
CN1860438A (zh) 多端口装置配置
JPS607812B2 (ja) デ−タバツフアリング装置
CN1168727A (zh) 有限游程转移预测
US6580303B1 (en) Datapath control circuit with adjustable delay elements
Bulach et al. Design and implementation of discrete event control systems: a Petri net based hardware approach
Varshavsky et al. Hardware support for discrete event coordination
KR20080022140A (ko) 데이터 파이프라인 관리 시스템, 데이터 파이프라인 관리시스템을 이용하기 위한 방법, 컴퓨터 프로그램, 컴퓨터장치 및 컴퓨터 판독가능 매체
Bongiovanni et al. Permutation of data blocks in a bubble memory
Moran Some results on relativized deterministic and nondeterministic time hierarchies
Ebergen Parallel computations and delay-insensitive circuits
Bell et al. Structural Levels of the PDP-8
RU1789979C (ru) Программируемое устройство
SU1247884A1 (ru) Процессор
Ibarra et al. On space and time efficient TM simulations of some restricted classes of PDA's
JPS62219391A (ja) フア−ストインフア−ストアウトメモリ
KR970007262B1 (ko) 데이타패스 및 명령세트 확장이 용이한 risc 구조
KR100284011B1 (ko) 비정방형 인터리버/디인터리버 구현을 위한 메모리의 관리방법
SU1130865A1 (ru) Микропрограммное устройство управлени

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee