KR950010917B1

KR950010917B1 - 클럭 리커버리가 불필요한 비트동기 회로

Info

Publication number: KR950010917B1
Application number: KR1019930026437A
Authority: KR
Inventors: 김효중; 윤영훈; 유강희
Original assignee: 재단법인한국전자통신연구소; 양승택
Priority date: 1993-12-03
Filing date: 1993-12-03
Publication date: 1995-09-25
Also published as: KR950022359A

Abstract

내용 없음.

Description

클럭 리커버리가 불필요한 비트동기 회로

제1도는 본 발명의 전체적인 구성도.

제2도는 본 발명의 동작 타이밍도.

제3도는 본 발명의 동작 알고리즘 흐름도.

* 도면의 주요부분에 대한 부호의 설명

11,12 : D플립플롭 13,14 : 프레임 동기 회로

15 : 데이터 선택부 16 : 클럭 선택부

17 : 인버터

본 발명은 PON(Passive Optical Network)구조를 갖는 광가입가로의 데이타 전송시에 수신측에서 데이터와 클럭사이의 비트동기 기능을 수행하는 비트동기 회로에 관한 것이다.

종래의 광가입자 전송에서는 광수신기에서 클럭리커버리 회로를 통하여 자연스럽게 클럭과 데이터 사이의 동기가 이루어지므로 별도의 비트동기 회로가 필요하지 않았으나 PON구조를 갖는 광가입자로의 데이타 전송시에는 클럭 리커버리가 불가능하므로 이를 대체할 수 있는 비트동기 기술을 필요로 하게 되었다.

따라서 본 발명은 디지틀 논리회로를 통하여 데이타와 클럭 사이의 비트동기 기능을 수행하는 비트동기 회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 외부에서 입력되는 데이타를 외부에서 입력되는 클럭과 이를 반전시킨 클럭을 이용하여 각각 래치하는 제1 및 제2 D플립플롭과, 반전된 클럭과 상기 제1 D플립플롭의 출력데이타를 받아 프레임 동기를 확인하여, 프레임 동기가 확인되면 인 프레임 A신호를 출력하는 제1 프레임 동기 회로와, 입력클럭과 제2 D플립플롭의 출력 데이터를 입력받아 프레임 동기를 확인하여, 프레임 동기가 확인되면 인 프레임을 신호를 출력하는 제2 프레임 동기 회로와, 상기 제1 및 제2 프레임 동기 회로의 출력인 인 프레임 신호를 선택신호 입력단으로 입력받아 데이타 입력단으로 입력되는 상기 D플립플롭의 출력 데이타를 선택하여 출력하는 데이터 선택수단, 및 상기 제1 및 제2 프레임 동기 회로의 출력인 인 프레임신호를 선택신호 입력단으로 입력받아 데이타 입력단으로 입력되는 입력 클럭과 반전된 클럭을 선택하여 출력하는 클럭 선택수단을 구비한다.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

제1도는 본 발명에 따른 비트동기 회로의 전체적인 구성도로서, 도면에서 11, 12는 D플립플롭, 13,14는 프레임 동기 회로 A와 B, 15는 데이터 선택부, 16은 클럭 선택부, 17은 인버터를 각각 나타낸다.

D플립플롭(11,12)은 각각 외부에서 입력되는 데이타를 외부에서 입력되는 클럭(Clock A, Clock B)를 이용하여 래치하는데, D플립플롭(12)에 제공되는 클럭(Clock B)은 외부에서 입력되는 클럭(Clock A)이 인버터(17)에 의해 반전된 클럭이다. 따라서, D플립플롭(11,12)은 상기 클럭(Clock Q, Clock B)에 동기된 입력 데이타(DA,DB)를 각각 출력한다.

프레임 동기 회로A(13)는 반전된 클럭(Clock B)과 D플립플롭(11)의 출력 데이타(DA)를 받아 프레임 동기를 확인하여, 프레임 동기가 확인되면 이 프레임 A(in-fram A)를 하이('High')로 출력한다. 프레임 동기 회로 B(14)는 입력클럭(Clock A)과 D플립플롭(12)의 출력 데이터(DB)를 입력받아 프레임 동기를 확인하여, 프레임동기가 확인되면 인 프레임(in-frame B)를 하이('High')로 출력한다.

데이터 선택부(15)는 프레임 동기 회로 A, B(13,14)의 출력인 인프레임 A, B신호를 선택신호 입력단(S0,S1)으로 입력받아 데이타 입력단으로 입력되는 상기 D플립플롭(11,12)의 출력 데이타를 선택하여 출력한다.

그리고 클럭 선택부(16)는 프레임 동기 회로 A, B(13,14)의 출력인 인 프레임 A, B신호를 선택신호 입력(S0,S1)으로 입력받아 데이타 입력단을 입력되는 입력 클럭과 반전된 클럭을 선택하여 출력한다.

상기 데이터 선택부(15)와 클럭 선택부(16)의 동작은 아래 [표 1]에 도시된 바와 같다.

[표 1]

프레임 동기 회로 A 및 B가 모두 프레임 동기가 되지 않을 경우(인프레임 A,B=모두 로우)는 데이타 선택부(15)와 클럭 선택부(16)은 하이를 출력한다.

그리고 프레임 동기 회로 A(13)는 프레임 동기가 되고, 프레임 동기 회로 B(16)는 프레임 동기가 되지 않을 경우, 데이타 선택부(15)는 데이터 A를, 클럭 선택부는 반전된 클럭인 클럭 B를 출력한다. 이와 반대로 프레임 동기 회로 A(13)는 프레임 동기가 되지 않고, 프레임 동기 회로 B(14)만 프레임 동기가 될 경우에는 데이터 선택부(13)는 데이터 B를, 클럭 선택부(16)는 입력 클럭인 클럭 A를 출력한다.

또한, 프레임 동기 회로 A(13)와 B(14)가 모두 프레임 동기가 될 경우에는 데이터 선택부(15)는 데이터 A를, 클럭 선택부(16)는 반전된 클럭인 클럭 B를 출력한다.

제2도는 본 발명의 동작에 따른 타임 다이아그램을 보여준다. Data(21)은 입력되는 데이터를 나타내는 것으로서, 'High' 또는 'LOW'를 의미한다. Clock A(22)는 입력되는 클럭을 의미하며 데이터와 같은 주기를 갖는다. Clock B(23)는 입력된 클럭을 반전시킨 것으로 데이터와 같은 주기를 가지며, 인버터(17)로 부터 출력된다. Data A(24)는 D플립플롭(11)의 출력을 나타내며, 클럭 A의 천이부와 입력 데이터의 천이부가 일치되므로 안정된 데이터의 출력을 기대할 수 없다. Data B(25)는 D플립플롭(12)의 출력을 나타내며, 클럭 B의 천이부와 입력 데이터의 천이부가 일치되지 않으므로 안정된 데이터가 출력된다.

In-frame A(26)은 프레임 동기 회로 A(13)에서 출력되는 인 프레임신호이며, 입력 데이터 A의 출력이 안정되지 못하므로, 역시 안정된 인 프레임 신호를 출력할 수 없다. In-frame B(27)는 프레임 동기 회로 B(14)에서 출력되는 인 프레임신호이며, 안정된 데이터 B가 입력되므로, 역시 안정된 인 프레임 신호를 출력한다. 출력 Data(28)은 데이터 선택부(15)에서의 데이터 출력을 의미하며, 여기에서는 프레임 동기 회로 B(14)가 안정된 인 프레임 신호를 생성하므로 데이터 B가 출력된다. 출력 클럭(29)은 클럭 선택부(16)에서의 클럭 출력을 의미하며, 여기에서는 프레임 동기 회로 B(14)가 언정된 인 프레임신호를 생성하므로 클럭 A가 출력된다.

제3도는 본 발명의 동작에 따른 알고리즘을 나타낸 것이다.

데이터 입력(31)과 클럭 입력(316)이 되면, 입력된 클럭과 같은 위상의 클럭 A(32)와 180도의 위상차를 갖는 클럭 B(37)를 생성한다. D플립플롭을 이용하여 입력 데이터를 클럭 A로 래치(33)하여 데이터 A를 출력(34)하고, 클럭 B로 래치(38)하여 데이터 B를 출력(39)한다. 데이터 A는 프레임 동기 A(35)를 통하여 In-frame 신호 A를 생성하고, 데이터 B는 프레임 동기 B(310)를 통하여 In-frame신호(311)을 생성한다. In-frame신호 A와 B가 모두 'LOW'이면 데이터 출력 'High'(314)이, In-frame신호 A와 B가 모드 'High'이면 데이터 출력 A와 클럭 출력 B(312)이, In-frame신호 A가 'Hihg'이고, B가 'LOW'이면 데이터 출력 A와 클럭 출력 B(313)이 In-frame신호 A가 'LOW'이고 B가 'High'이면 데이터 출력 B와 클럭 출력 A(315)가 선택되어 출력된다.

따라서, 상기와 구성되어 동작하는 본 발명은, PON 구조를 갖는 광가입자로의 데이타 전송에 있어서, 수신측에서 데이터 검출을 용이하게 하고 데이터에 동기된 클럭을 공급함이 가능하고, 데이타와 같은 주기의 클럭을 사용하므로 별도의 고속소자가 필요치 않은 효과가 있다.

Claims

외부에서 입력되는 데이타를 외부에서 입력되는 클럭(Clock A)과 이를 반전시킨 클럭(Clock B)을 이용하여 각각 래치하는 제1 및 제2 D플립플롭(11,12)과, 반전된 클럭(Clock B)과 상기 제1 D플립플롭(11)의 출력 데이타(DA)를 받아 프레임 동기를 확인하여, 프레임 동기가 확인되면 인 프레임 A(in-frame A) 신호를 출력하는 제1 프레임 동기 회로(13)와, 입력클럭(Clock A)과 제2 D플립플롭(12)의 출력 데이타(DB)를 입력받아 프레임 동기를 확인하여, 프레임 동기가 확인되면 인 프레임(in-frame B)를 신호를 출력하는 제2 프레임 동기 회로(14)와, 상기 제1 및 제2 프레임 동기 회로(13,14)의 출력인 인 프레임 신호를 선택신호 입력단(S0,S1)으로 입력받아 데이타 입력단으로 입력되는 상기 D플립플롭(11,12)의 출력 데이타를 선택하여 출력하는 데이터 선택수단(15), 및 상기 제1 및 제2 프레임 동기 회로(13,14)의 출력인 인 프레임 신호를 선택신호 입력간(S0,S1)으로 입력받아 데이타 입력단으로 입력되는 입력 클럭과 반전된 클럭을 선택하여 출력하는 클럭 선택수단(16)을 구비하는 것을 특징으로 하는 비트동기 회로.