KR950010211B1

KR950010211B1 - 병렬형 a/d 콘버터

Info

Publication number: KR950010211B1
Application number: KR1019880000658A
Authority: KR
Inventors: 요지 요시이
Original assignee: 소니 가부시키가이샤; 오가 노리오
Priority date: 1987-02-13
Filing date: 1988-01-27
Publication date: 1995-09-11
Also published as: US4970513A; DE3854845T2; EP0286796A2; DE3854845D1; EP0286796A3; JPS63198418A; KR880010579A; EP0286796B1

Abstract

내용 없음.

Description

병렬형 A/D 콘버터

제1도는 본 발명의 병렬형 A/D 콘버터의 하나의 실시예를 나타낸 회로도.

제2도 및 제3도는 배경기술을 설명하기 위한 것이며, 제2도는 병렬형 A/D 콘버터의 회로도.

제3도는 병렬형 A/D 콘버터의 배치예를 나타낸 평면도.

제4도는 병렬형 A/D 콘버터의 종래예의 에러억제회로 및 그것에 관련되는 부분을 나타낸 회로도.

* 도면의 주요부분에 대한 부호의 설명

5 : 블록 6 : M비트엔코더

7 : 콤퍼레이터군 8 : N비트엔코더

9 : 콤퍼레이터 10 : 에러억제회로

BDB : 블록표시선

본 발명은 병렬형 A/D 콘버터, 특히 엔코더로서 2^N-M개의 M비트엔코더와 1개의 N비트엔코더를 가지고, 에러억제회로를 구비한 N비트의 병렬형 A/D 콘버터에 관한 것이다.

본 발명은 엔코더로서 2^N-M개의 M비트엔코더와 N비트엔코더를 가지고, 에러억제회로를 구비한 N비트의 병렬형 A/D 콘버터에 있어서, 소자수를 적게 하여 소형화를 도모하는 동시에 고속성을 높이기 위하여, 각M비트엔코더의 블록표시선의 블록표시신호를 그것의 하나 하위(또는 상위)의 M비트엔코더의 에러억제회로에 대한 출력금지신호로 하고, 각 M비트엔코더의 블록표시선에는 그 M비트엔코더에 접속된 콤퍼레이터군의 전부의 콤퍼레이터의 출력단자를 접속하는 것은 아니고 하위(또는 상위)의 1개 또는 소수개의 콤퍼레이터의 출력단자를 접속하도록 한 것이다.

고속성이 우수한 A/D 콘버터로서 병렬형(병렬비교형이라고도 칭함) A/D 콘버터가 있다. N비트의 병렬형 A/D 콘버터는 일반적으로 2^N-1개의 비교회로를 병렬하는 동시에 기준전압(예를 들면 2V)을 2^N개의 같은 저항으로 분압(分壓)하는 등 하여 2^N-1개의 서로 조금씩 값이 상이한 비교전압을 만들고, 각 비교전압을 각각 그것과 대응하는 비교회로에 부여하는 동시에 모든 비교회로에 그 비교전압과 입력전압 V_IN과를 비교하여, 어느 비교전압이 입력전압 V_IN에 가장 가까운가를 검출하고, 그 검출결과를 엔코드하여 N비트의 디지탈신호를 얻도록 한 것이다. 제2도는 8비트의 병렬형 A/D 콘버터의 일부를 나타낸 것이다.

도면에 있어서, (1)은 2^N개의 저항 R0,R1,…을 직렬로 접속하여 이루어지는 저항체인이고, 기준전압을 받아서 각 저항접속점으로부터 서로 상이한 크기의 비교전압을 발생한다. 각 비교전압은 비교회로군(2)에 입력된다. 이 비교회로군(2)은 2^N-1 개의 비교회로 COP0,COP1,…로 이루어지고, 비교회로 COP0는 저항 R0과 저항 R1과의 접속점으로부터의 비교전압을, 비교회로 COP1는 저항 R1과 R2과의 접속점으로부터의 비교전압을, 이라고 하는 바와 같이 각 비교회로 COP는 각각 1개의 비교전압을 받고, 그 받은 비교전압과 아날로그의 입력전압 V_IN과를 비교한다. 그리고, 각 비교회로 COP의 출력신호는 일치검출회로(3)에 입력된다. 이 일치검출회로(3)는 입력전압 V_IN이 어느 비교전압에 가장 가까운가를 검출하는 것이고, 1개의 비교회로 CO [P와 그 이웃(하나 하위 또는 상위)의 비교회로 COP와의 출력신호끼리를 비교하는 게이트 G0,G1…로 이루어지고, 각 게이트 G0,G1,…의 출력신호가 엔코더(4)에 입력된다. 각 게이트 G0,G1,…는 2개의 입력신호가 불일치일 때 출력신호를 발생하는 것이고, A/D 콘버터에 입력전압 V_IN이 인가되면 어느 1개의 게이트 G로부터 출력신호가 발생한다. 그리고, 어느 1개의 게이트 G로부터 출력신호가 발생하면 엔코더(4)로부터 그 게이트에 대응하는 디지탈신호가 발생하도록 되어 있다.

그런데, 병렬형 A/D 콘버터는 비트수가 예를 들면 8비트로 되면 저항 R, 비교회로 COP, 게이트 G의 수가 256개나 되어, 이것을 일렬로 병렬하면 매우 긴 것으로 되므로, 사각형의 반도체칩에 병렬형 A/D 콘버터를 구성하는 경우, 예를 들면 제3도에 나타낸 바와 같이 레이아웃된다.

즉, 병렬형 A/D 콘버터를 예를 들면 제1~제4까지의 4개의 블록(5₁,5₂,5₃,5₄)으로 나누고, 그 4개의 블록(5₁,5₂,5₃,5₄)을 한방향으로 병렬하여 각 블록 각각에 6비트엔코더(6₁,6₂,6₃,6₄)를 내장시키고, 그리고 각 6비트엔코더(6₁,6₂,6₃,6₄)의 출력신호를 1개의 8비트엔코더(8)에 입력하여, 이 8비트엔코더(8)로부터 8비트의 디지탈신호를 출력하도록 하고 있다. (7₁,7₂,7₃,7₄)은 각 블록(5₁,5₂,5₃,5₄)의 콤퍼레이터군이고, 각각64개의 콤퍼레이터(9₀,9₁,…)로 이루어진다. 본 명세서에 있어서 콤퍼레이터라함은 제2도에 나타낸 비교회로만을 가리키는 것은 아니고, 저항 R, 비교회로 COP, 게이트 G의 조합을 가리키는 것이고, 6개의 콤퍼레이터에 의하여 1개의 블록에 속하는 1개의 콤퍼레이터군(7)이 구성되어 있으며, A/D콘버트의 모든 콤퍼레이터에 하위에서 상위의 순으로 0~254까지의 번호가 부여되어 있다. 또한, 255번째의 콤퍼레이터(9₂₅₅)는 존재하고 있으나 놀고 있다. 본 명세서에 있어서, 하위라 함은 콤퍼레이터의 번호가 작은 번호측은 가리키고, 상위라 함은 그 역을 가리키는 것으로 한다.

각 6비트엔코더(6₁,6₂,6₃,6₄)는 각각 매트릭스로 이루어지고, 6비트의 출력신호를 송출하는 6개의 비트선외에, 1개의 블록표시선 BDB을 구비하고 있다. 이 블록표시선 BDB은 그 엔코더(6)가 속하는 블록에 있어서 어느 것 또는 특정의 콤퍼레이터(9)로부터 자신(6)에게 신호(일치검출신호)가 전송된 것을 블록표시신호에 의하여 8비트엔코더(8)에 전하는 것이다.

그리고, 각 블록(5₁,5₂,5₃,5₄)과 8비트엔코더(8)와의 사이에는 각각 에러억제회로(10₁,10₂,10₃,10₄)가 접속되어 있다. 이 에러억제회로(10₁,10₂,10₃,10₄)는 출력금지신호를 받으면 그것과 접속된 6비트엔코더(6)로부터 8비트엔코더(8)에의 신호의 출력을 금지하여 오동작을 방지하는 역할을 담당하는 것이고, 에러억제회로(10₁)는 에러억제회로(10₂)로부터, 에러억제회로(10₂)는 에러억제회로(10₃)로부터, 라고 하는 것과 같이, 각 에러억제회로(10)는 각각 하나 상위로부터 출력금지신호를 받도록 되어 있다. 또한, 각 에러억제회로(10)가 각각 하나 하위의 블록으로부터 출력금지신호를 받도록 해도 된다.

제4도는 종래의 에러억제회로부가 병렬형 A/D 콘버터를 나타낸 것이다.

매트릭스구성을 가지는 각 6비트엔코더(6₁,6₂,6₃,6₄)는 제4도에 나타낸 바와 같이, 6비트의 비트선 및 블록표시선에 의하여 전송되는 7개의 신호가 래치회로(11)를 통과하여 에러억제회로(10)에 입력되고, 또한 이 에러억제회로(10)를 통하여 8비트엔코더(8)에 입력되도록 되어 있다. 그리고, 래치회로(11)를 통과한 7개의 신호는 모두 OR회로(12)에도 입력되고, 이 OR회로(12)의 출력신호가 하나 하위의 에러억제회로에 출력금지신호로서 보내진다. 따라서, 각 에러억제회로(10)는 하나 상위의 블록으로부터 출력금지신호를 받는 것으로 된다.

그리고, 종래에 있어서 상기 블록표시선 BDB는 그 6비트엔코더(6)에 접속되어 있는 콤퍼레이터군(7)의 모든 콤퍼레이터(9,9,…)의 출력단자와 접속되어 있었다.

이와 같이 에러억제회로를 배설하는 것은 과도적으로 2⁶정도의 큰 오차가 생기는 것을 방지하기 위해서이다. 이 점에 대하여 구체적으로 설명하면 다음과 같다. 예를들면, 입력전압 V_IN이 2(기준전압)×192/256V보다도 약간 작은 값으로부터 그 전압을 지나서 그것보다도 큰 값으로 될 때에는 제2블록(5₂)로부터 출력신호가 발생하고, 다음에 콤퍼레이터(9₂₂)로부터 출력신호가 발생하고, 다음에 제1블록의 콤퍼레이터(9₆₃)로부터 출력신호가 발생하고, 다음에 콤퍼레이터(6₆₂)로부터 출력신호가 발생한다는 것과 같이 출력신호를 발생하는 콤퍼레이터(9)가 순차 전환된다, 그리고, 콤퍼레이터(9₆₄)가 출력신호를 발생했을 때까지는 제2의 6비트엔코더(6₂)의 블록표시선 BDB으로부터 블록표시신호가 출력되고 있었으나, 콤퍼레이터(9₆₃)가 출력신호를 발생하는 상태로 되면 제2의 6비트엔코더(6₂)의 블록표시선 BDB으로부터 발생하고 있던 블록표시신호가 꺼진다. 이 동안에 있어서 8비트엔코더의 출력(즉, 병렬형 A/D 콘버터의 출력)의 변화를 나타내면 다음과 같다.

1000001

1000000

111111

111110

또한, 이 경우, 콤퍼레이터(9₀)로부터 출력신호를 발생할 때의 디지탈 출력은 00000000, 콤퍼레이터(9₂₅₄)로부터 출력신호를 발생하고 있을 때의 디지탈출력은 11111111로 되도록 되어 있는 것을 전제로 한다.

그런데, 전술한 출력신호의 변화는 각 회로소자가 각각 이상적으로 동작한 경우의 것이고, 각 소자의 동작속도에 불균일이 있고, 예를 들면 제2의 6비트엔코더(6₂)의 동작에 지연이 있으면 01000000에서 00111111로 변화할 때에 제1의 6비트엔코더(6₁)의 6비트가 이미 111111로 되어 버렸는데도, 제2의 6비트엔코더(6₂)의 블록표시신호가 꺼지지 않고 1 그대로 되어 있다는 상태가 과도적이기는 하지만 생길 우려가 있다. 그 경우, 다음과 같이 디지탈 신호가 변화하게 된다.

1000000

1111111

111111

즉, 01000000에서 00111111로 전환될 때에 과도적이기는 하지만 011111이라는 출력신호가 발생할 우려가 있다. 이것은 최하위 비트(LSB) 또는 그것에 가까운 비트에서 일어나는 에러와는 달리 매우 큰 에러로 된다.

그래서, 이와 같은 큰 에러가 발생하지 않도록 하기 위하여 에러억제회로(10₁~10₄)가 배설되어 있는 것이다. 따라서, 제2의 6비트엔코더(6₂)로부터 출력신호가 발생하고 있을 때는 그 제2의 6비트엔코더(6₂)측으로부터 제1의 에러억제회로(10₁)에 출력금지신호가 송출되고, 제1의 6비트엔코더(6₁)에 만일 출력신호가 발생하고 있었다고 해도 이 출력신호의 8비트엔코더(8)에의 입력은 저지된다. 따라서, 큰 에러는 발생할 수 없는 것이다.

그런데, 제4도에 나타낸 병렬형 A/D 콘버터에 의하면 소자수가 매우 많아진다는 결점을 가지고 있었다. 즉 이것은 매트릭스 구성의 6비트엔코더(6)의 콤퍼레이터(9,9키)의 출력라인과, 8비트엔코더(8)에 걸리는 라인과의 접속은 트랜지스터(또는 다이오드)에 의하여 행해지고 있으며, 접속점이 증가할수록 트랜지스터(또는 다이오드)의 수가 증가한다. 따라서, 블록표시선을 6비트엔코더(6)의 전부의 콤퍼레이터에 접속하면, 접속점이 콤퍼레이터의 출력라인과 블록표시선과의 접속에 의하여 1블록당 64개나 필요하게 된다. 이것은 소자수의 증대를 초래할 뿐만 아니라, 블록표시선에 걸리는 부하를 무겁게 하는 것으로 되어, 고속성을 손상한다. 그러므로, 그와 같이 하지 않는 것도 있다.

또, 상기 종래예에 의하면, 하나 상위의 에러억제회로에의 출력금지신호는 6비트의 비트선 및 블록표시선에 의하여 전송되는 7개의 신호를 OR회로(12)에 통과하게 함으로써 형성되어 있고, OR회로(12)에 입력단자수가 7개나 되는데, 이런 것도 소자수를 많게 하는 원인으로 된다. 즉 이것은 OR회로(12)의 입력단자 1개당의 트랜지스터의 수는 1~3개 정도로 많고, 입력수가 7개라고 한다면 7~21개의 트랜지스터를 1개의 OR회로(12)의 신호입력부에 사용하지 않으면 안된다. 또, 이와 같은 게이트를 1단(段) 통과하면 출력금지 신호가 지연될 가능성이 있어서 바람직하지 않다.

이와 같이, 종래의 병렬형 A/D 콘버터는 사용하는 트랜지스터(또는 다이오드)의 소자수가 많아진다는 문제를 가지고 있었다.

본 발명은 이와 같은 문제점을 해결하기 위하여 이루어진 것이며, 에러억제회로를 구비한 병렬형 A/D 콘버터의 트랜지스터 또는 다이오드의 소자수를 적게 하여 소형화를 도모하고, 고속성의 향상을 도모하는 것을 목적으로 하는 것이다.

본 발명은 상기 문제점을 해결하기 위하여, 엔코더로서 2^N-M의 M비트엔코더와 1개의 N비트엔코더를 가지고, 에러억제회로를 구비한 N비트의 병렬형 A/D 콘버터에 있어서, 각 M비트엔코더의 블록표시선의 블록표시신호를 그것의 하나 하위(또는 상위)의 M비트엔코더의 에러억제회로에 대한 출력금지신호로 하고, 각 M비트엔코더의 블록표시선에는 그 M비트엔코더에 접속된 콤퍼레이터군의 전부의 콤퍼레이터의 출력단자를 접속하는 것은 아니고 하위(또는 상위)의 1개 또는 소수개의 콤퍼레이터의 출력단자를 접속하도록 한것을 특징으로 하는 것이다.

본 발명의 병렬형 A/D 콘버터에 의하면, 각 M비트엔코더의 블록표시선의 블록표시신호를 가지고 그것의 하나 하위(또는 상위)의 엔코더에 에러억제회로에 대한 출력금지신호로 하므로, 어떤 M비트엔코더에 출력단자가 접속된 콤퍼레이터군의 상위(또는 하위)의 콤퍼레이터로부터 출력신호가 발생하면 그것의 하나 하위(또는 상위)의 M비트엔코더로부터 만일 출력신호가 발생하고 있었다고 해도 그 출력신호의 N비트엔코더에 의해 입력은 에러억제회로에 의하여 저지할 수 있다. 그리고, 블록표시선의 신호(즉, 블록표시신호)를 그대로 하나 하위의 에러억제회로에 대한 출력금지신호로 하고, 출력금지신호를 만들기 위하여 특별히 게이트회로를 사용하지 않으므로, 출력금지신호를 만들기 위하여 특별히 트랜지스터소자를 필요로 하지 않고, 그만큼 트랜지스터소자수를 적게할 수 있다.

또, 각 M비트엔코더의 블록표시선에는 그것에 접속된 콤퍼레이터군중의 최하위(또는 최상위)의 1개 또는 소수개의 콤퍼레이터의 출력단자를 접속하도록 하고, 전부의 콤퍼레이터의 출력단자를 접속하는 것은 아니므로, 콤퍼레이터의 출력라인과 블록표시선과의 접속점을 매우 적게 할 수 있다. 이것은 소자수의 감소에 의한 소형화에 이어질 뿐만 아니고, 부하가 가벼워져서 블록표시신호의 전달속도의 향상을 가져온다. 그리고, 1개의 M비트엔코더로부터와 그보다 하나하위(또는 상위)의 M비트엔코더로부터 중복하여 출력신호가 나와서 큰 에러가 생기하는 케이스라고 하는 것은, 그 1개의 M비트 엔코더의 최하위(또는 최상위) 또는 그 최하위 (또는 최상위)를 포함하는 하위(또는 상위) 소수의 콤퍼레이터로부터 출력신호가 발생하고 있을 때이므로, 전부의 콤퍼레이터의 출력단자를 블록표시선에 접속하지 않아도 블록표시선은 2개의 엔코더로부터 중복하여 출력신호가 8비트엔코더에 입력될 우려가 있을 때 블록표시신호를 발생하므로, 큰 에러의 발생을 방지하기 위하여 담당하는 역할을 충분히 수행할 수 있다. 따라서, 소자수를 헛되이 증가시키지 않고 큰 에러의 발생을 방지할 수 있는 것이다.

다음에, 본 발명의 병렬형 A/D 콘버터의 실시예를 도면에 따라서 상세히 설명한다.

제1도는 본 발명의 병렬형 A/D 콘버터의 하나의 실시예를 나타낸 회로도이고, 이 도면은 병렬형 A/D콘버터의 1개의 블록 예를 들면 제2의 블록(5₂)을 나타내고 있다. 그리고, 본 실시예의 전체의 구성의 개략은 제3도에 나타낸 것과 동일하므로, 그것을 다시 도시하거나, 설명하거나 하는 것은 생략한다.

BDB는 블록(5₂)내의 어느 것의 콤퍼레이터(9)로부터 출력신호가 발생하고 있는가의 여부를 나타내는 블록표시신호를 전송하는 블록표시선이고, 이 블록(5₂)내에서 가장 하위의 콤퍼레이터(9₆₄)의 출력단자와 그 다음의 콤퍼레이터(9₆₅)의 출력단자에 접속되어 있다. 그리고, 이 블록표시선 BDB은 제1도에서는 도시하지 않은 하나 하위의 블록(5₁)의 에러억제회로(10₁)의 제어단자에 접속되어 있고, 이 블록표시선 BDB으로부터 발생한 신호, 즉 블록표시신호는 그대로 하나 하위의 블록(5₁)의 에러억제회로에 대한 출력금지신호로도 된다.

(10)은 6비트엔코더(6₂)의 8비트엔코더(8)와의 사이에 래치회로(11)와 함께 개재하는 에러억제회로이고, 하나 상위의 블록(5₃)의 블록표시선 BDB의 신호(출력금지신호)에 의하여 제어된다. 이 6비트엔코더(6₂)의 6비트의 비트선은 각각 8비트엔코더(8) 내에 있어서 LSB는 8비트엔코더(8)의 LSB와, B1은 8비트엔코더(8)의 B1과, 라고 하는 것과 같이 자신과 대응하는 비트선에 접속되어 있다. 또한, 6비트엔코더(6₂)의 6비트의 비트선 및 블록표시선 BDB은 모두 8비트엔코더(8)내에 있어서 MSB(B7)의 다음의 비트선 B6에 접속되어 있다.

다른 블록(5₁,5₃,5₄)에 있어서도 제1도에 나타낸 것과 동일하게 회로구성되어 있다. 단, 제1의 6비트엔코더(6₁)는 블록표시선 BDB이 존재해도 그것이 수행할 역할은 없고, 또 그 엔코더(6₁)의 6비트의 비트선은 8비트엔코더(8)내에 있어서 자신과 대응하는 비트선에 접속되어 있는 것에 불과하고, 8비트엔코더(8)의 MSB와 B7의 어느 것에도 접속되어 있지 않다. 제3의 6비트엔코더(6₃)은 그 각 비트선이 8비트엔코더(8)내에 있어서 자신과 대응하는 비트선에 접속되어 있는 동시에 각 비트선 및 블록표시선은 모두 MSB에 접속되어 있다. 또, 제4의 6비트엔코더(6₄)는 그 각 비트선이 8비트엔코더(8)의 대응하는 비트선과 접속되어 있을 뿐만 아니고, 각 비트선 및 블록표시선이 MSB와 B7의 양쪽에 접속되어 있다. 이 점에서 약간 상위가 있다고 할 수 있다.

이와 같은 병렬형 A/D 콘버터에 의하면, 1개의 블록(5₂)내의 최하위의 콤퍼레이터(9₆₄) 또는 그것보다 하나 상위의 콤퍼레이터(9₆₅)로부터 출력신호가 발생하고 있을 때, 즉, 이 블록(5₂)보다 하나 하위의 블록(5₁)에서 8비트엔코더(8)로 출력신호를 중복하여 전송할 가능성이 있을 때에, 그 콤퍼레이터(9₆₄) 또는 콤퍼레이터(9₆₅)의 출력신호가 블록표시선 BDB을 경유하여 그 블록(5₂)보다 하나 하위의 도시하지 않은 블록(5₁)에 에러 억제회로에 출력금지신호로서 전송되므로, 8비트엔코더(8)에 복수의 6비트엔코더(6₁,6₂)의 출력신호가 중복하여 입력되는 것을 방지할 수 있다.

그리고, 블록표시선 BDB과 콤퍼레이터(9,9,…)와의 접속점의 수는 본 실시예에 있어서는 겨우 2개에 불과하므로, 블록표시선 BDB과 콤퍼레이터(9)와의 접속을 위하여 요하는 트랜지스터의 수를 종래보다도 매우 적게 할 수 있고, 부하를 가볍게 할 수 있고, 그만큼 블록표시신호의 전송속도를 빠르게 할 수 있다.

즉, 제4도에 나타낸 종래예에 있어서는 블록내의 전부의 콤퍼레이터의 출력단자가 블록표시선 BDB에 접속되어 있었으나, 원래 1개의 블록과 그것의 하위의 블록에서 신호의 중복출력을 일으키는 것은 그 블록의 최하위나 그 부근의 콤퍼레이터(9)로부터 출력신호가 발생하고 있을 때이고, 그것보다도 상위의 콤퍼레이터(9)로부터 출력신호가 발생하고 있을 때에는 그와 같은 것은 보통 일어나지 않는다. 따라서, 모든 콤퍼레이터(9,9,…)의 출력단자를 블록표시선 BDB에 접속하는 것은 필요하지는 않다. 그래서, 본 발명에 있어서는 블록표시선 BDB에 출력단자를 접속하는 콤퍼레이터(9)의 수를 적게 하여 트랜지스터 등의 소자수를 적게 하면서 유효하게 에러억제를 행하는 것이다.

또, 제4도에 나타낸 종래의 병렬형 A/D 콘버터와 같이 블록표시선 BDB 및 6비트의 비트선의 신호를 OR회로에 입력하여 하위의 블록의 에러억제회로에의 출력금지신호를 OR회로에 입력하여 하위의 블록의 에러억제회로에의 출력금지신호를 만드는 것은 아니고, 블록표시선 BDB의 신호, 즉 블록표시신호를 그대로 하위의 블록의 에러억제회로에의 출력금지신호로도 사용하므로, 출력금지신호를 만들기 위하여 입력단자수가 많은 게이트회로를 배설할 필요가 없다. 따라서, 그 점에서도 사용 트랜지스터의 수를 적게할 수 있고, 또한 출력금지신호의 지연을 적게할 수 있다.

그리고, 블록표시선 BDB에 출력단자를 접속하는 콤퍼레이터(9)의 수는 상기 실시예에 있어서는 2개였으나, 최하위의 콤퍼레이터(9₆₄) 1개만으로되 되고, 또는 최하위의 콤퍼레이터(9₆₄)를 포함하는 하위 3개 또는 그것보다 다소 많아도 된다. 다만, 나머지 블록표시선 BDB에 출력단자를 접속하는 콤퍼레이터(9)의 수를 많게 하면 회로동작의 안정성이 높아지지만 소자수가 많아지고, 본 발명의 효과가 적어진다고 할 수 있다.

본 실시예는 각 에러억제회로(10)가 상위측으로부터 출력금지신호를 받도록 되어 있으나, 그와는 역으로 각 에러억제회로(10)가 하위측으로부터 출력금지신호를 받도록 해도 된다. 이 경우는, 블록표시선 BDB에 출력단자가 접속되는 콤퍼레이터는 블록내의 최상위 또는 최상위를 포함하는 상위의 소수의 콤퍼레이터인 것으로 된다. 또, 본 실시예는 8비트의 병렬형 A/D 콘버터를 4개의 블록으로 나눈 것[즉, N=8, 2^N-M=8(즉, M=5)]에도 적용할 수 있는 등 본 발명의 적용범위는 전술한 예에 한정되지 않은 것은 물론이다.

이상 설명한 바와 같이, 본 발명은 엔코더로서 2^N-M의 M비트엔코더와 1개의 N비트엔코더를 가지고, 에러억제회로를 구비한 N비트의 병렬형 A/D콘버터에 있어서, 각 M비트엔코더의 블록표시선의 블록표시신호를 그것의 하나 하위(또는 상위)의 M비트엔코더의 에러억제회로에 대한 출력금지신호로 하고, 각 M비트엔코더의 블록표시선에는 그 M비트엔코더에 접속된 콤퍼레이터군의 전부의 콤퍼레이터의 출력단자를 접속하는 것은 아니고 하위(또는 상위)의 1개 또는 소수개의 콤퍼레이터의 출력단자를 접속하도록 한 것을 특징으로 하는 것이다.

따라서, 본 발명의 병렬형 A/D 콘버터에 의하면, 각 M비트엔코더의 블록표시선의 블록표시신호를 그것의 하나 하위 또는 상위의 엔코더의 에러억제회로에 대한 출력금지신호로 하므로, 어떤 M비트엔코더에 출력단자가 접속된 콤퍼레이터군의 상위 또는 하위의 콤퍼레이터로부터 출력신호가 발생하면 그것의 하나 하위 또는 상위의 M비트엔코더로부터 만일 출력신호가 발생하고 있었다고 해도 그 출력신호의 N비트엔코더에의 입력은 에러억제회로에 의하여 저지할 수 있다. 그리고, 블록표시선의 신호(즉, 블록표시신호)를 그대로 하나 하위 또는 상위의 에러억제회로에 대한 출력금지신호로 하고, 출력금지 신호를 만들기 위하여 특별히 게이트회로를 사용하지 않으므로, 출력금지신호를 만들기 위하여 특별히 트랜지스터소자를 필요로 하지 않고, 그만큼 트랜지스터소자수를 적게 할 수 있다.

또, 각 M비트엔코더의 블록표시선에는 그것에 접속된 콤퍼레이터군중의 최하위 또는 최상위의 1개 또는 소수개의 콤퍼레이터의 출력단자를 접속하도록 하고, 전부의 콤퍼레이터의 출력단자를 접속하지는 않으므로 콤퍼레이터의 출력라인과 블록표시선과의 접속수를 매우 적게 할 수 있고, 또 고속성을 향항시킬 수 있다. 따라서, 소자수를 헛되이 증가하거나 고속성을 나쁘게 하지 않고 큰 에러의 발생을 방지할 수 있다.

Claims

각각 아날로그신호를 수신하여 소정 전압과 비교하고, 그 비교결과에 따른 신호를 출력하는 동시에, 2^N-M개(N＞M)의 콤퍼레이터군으로 분할되는 최소한 2N-1개의 콤퍼레이터와, 각각 대응하는 콤퍼레이터군에 속하는 콤퍼레이터로부터 신호를 입력하도록 배설되고, 대응하는 콤퍼레이터군중 어느 것의 콤퍼레이터로부터 신호가 출력되고 있는가의 여부를 나타내는 블록표시신호를 전송하는 블록표시선을 가지고, M비트엔코드된 신호를 출력하는 2^N-M개의 M비트엔코더와, 상기 각 M비트엔코드된 신호를 입력하여, N비트엔코드된 디지탈신호를 출력하는 1개의 N비트엔코더와, 상기 각 M비트엔코더와 상기 N비트엔코더와의 사이에서 각각 출력신호를 받으면 대응하는 콤퍼레이터군에 속하는 M비트엔코더로부터 N비트엔코더에의 신호의 전송을 금지하는 2^N-M개의 에러억제회로로 이루어지는 N비트의 병렬형 A/D 콘버터에 있어서, 상기 에러억제회로는 상기 대응하는 콤퍼레이터군의 하나 상위 또는 하위의 다른 콤퍼레이터군중 하나에 속하는 M비트엔코더중 하나로부터의 블록표시신호를 출력금지신호로 하고, 상기 각 M비트엔코더의 블록표시선이 그 M비트엔코더와 접속된 콤퍼레이터군중의 최하위 또는 최상위의 1개, 또는 최하위 또는 최상위를 포함하는 하위 또는 상위의 소수의 콤퍼레이터의 출력단자와 접속되어 이루어지는 것을 특징으로 하는 병렬형 A/D 콘버터.