KR950008484Y1 - 데이타의 입출력장치 - Google Patents

데이타의 입출력장치 Download PDF

Info

Publication number
KR950008484Y1
KR950008484Y1 KR2019930018598U KR930018598U KR950008484Y1 KR 950008484 Y1 KR950008484 Y1 KR 950008484Y1 KR 2019930018598 U KR2019930018598 U KR 2019930018598U KR 930018598 U KR930018598 U KR 930018598U KR 950008484 Y1 KR950008484 Y1 KR 950008484Y1
Authority
KR
South Korea
Prior art keywords
signal
input
unit
output
ready
Prior art date
Application number
KR2019930018598U
Other languages
English (en)
Other versions
KR950009667U (ko
Inventor
이재영
Original Assignee
엘지전자 주식회사
김희수
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사, 김희수 filed Critical 엘지전자 주식회사
Priority to KR2019930018598U priority Critical patent/KR950008484Y1/ko
Publication of KR950009667U publication Critical patent/KR950009667U/ko
Application granted granted Critical
Publication of KR950008484Y1 publication Critical patent/KR950008484Y1/ko

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/382Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/20Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24Handling requests for interconnection or transfer for access to input/output bus using interrupt

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Communication Control (AREA)

Abstract

내용 없음.

Description

데이타의 입출력장치
제1도는 메인부와 입출력 종속부로간의 데이타 입출력 경로도.
제2도는 제1도의 A부분 구성 블럭도.
제3도는 제2도의 동작 파형도.
제4도는 본 고안에 의한 제1도의 A부분 구성 블럭도.
제5도는 제4도의 동작 파형도.
* 도면의 주요부분에 대한 부호의 설명
2 : 입출력포트 11 : 중앙처리장치(CPU)
12 : 대기신호 발생부 13 : 타이머부
16 : 엔드게이트 17 : 버퍼
18 : 인버터 19 : 레디신호선
본 고안은 데이타 입출력장치에 관한 것으로, 특히 외부 입출력장치를 확장하였을 때 멀리 떨어진 입출력 장치에 정확한 데이타(data)를 읽고 쓸 수 있도록 신뢰성을 증진시키기 위한 데이타입출력 장치에 관한 것이다.
종래의 데이타의 입출력 장치는 제1도에 도시한 바와같이 주제어장치 메인부와 입출력 처리장치인 n개의 입출력 종속부가 모두 각각의 독립전원부와 입출력 포트를 가지고 있으며, 메인부에만 중앙처리장치(CPU : Centrol Process Unit)가 탑재되어 메인부와 일출력 종속부간의 신호를 제어하도록 되어 있다.
상기 A의 메인부의 중앙처리부(1)와 입출력 종속부의 입출력 포트(2)(이하, 입출력포트라 한다)는 제2도 도시한 바와같이 리드신호선(RD)과 라이트 신호선(WR), 그리고 입출력 포트를 선택하기 위한 선택신호선(CS)으로 연결되어 있으며, 그 동작은 다음과 같다.
상기 메인부의 중앙처리부(1)에서 임의의 한 입출력 종속부로 데이타를 전송하는 경우 제3도에 도시한 바와 같이 선택신호(CS)가 발생되며, 이 선택신호는 정송선로(20)를 통해 모든 입출력포트로 전송되어, 선택신호를 분석 후 하나의 입출력 포트를 선택하게 되고, 이어서 발생되는 리드(RD)또는 라이트(WR)에 동기를 전송하게 되나 이때 입출력 종송부가 메인부와 입출력 종속부를 연결하는 전송선로가 길어 전송 속도가 매우 느려지게 되면 다음과 같은 현상이 발생한다. 즉, 중앙처리부(1)로 부터 전송되는 선택신호(CS)는 하이(high)에서 로우(low)로 떨어진 다음 일정시간이 지나 다시 로우에서 하이로 올라가는데, 이때 메인부와 멀리 떨어진 입출력 종속부가 이 선택신호(CS)를 받지 못하거나, 받는다 하더라도 ⓐ만큼 지연되어 선택신호 다음에 오는 리드(RD) 또는 라이트(WR)신호를 정확히 받지 못하여 CS',RD',WR'처럼 지연됨으로써 정확한 데이타의 처리가 어려운 문제점이 있다.
따라서 본 고안의목적은 상기와 같은 문제점을 해결하기 위하여 메인부와 입출력 종속부간의 원거리 전송의 시간 지연을 고려하여 입출력의 동기를 맞춤으로써 필요한 데이타를 정확히 입출력시킬 수 있는 데이타 입출력 장치를 제공하는 것이다.
이하, 첨부도면을 참조하여 본 고안을 좀더 상세히 설명하고자 한다.
본 고안의 데이타 입출력 장치는, 제4도에 도시한 바와같이 중앙처리부(1)와 입출력 포트(2)가 기존 전송선로(20)인 선택신호선(CS),리드신호선(RD),라이트신호선(WR) 외에 레디신호선(READY)(19)을 추가하여 총 4개의 제어선으로 연결한다.
여기서 메인부는 중앙처리부(1)가 중앙처리장치(11)와, 대기신호(wait) 발생부(12)와, 타이머부(13)로 구성되며, 상기 대기신호 발생부(12)는 중앙처리장치(11)로 부터의 선택신호(CS), 라이트신호(WR), 리드신호(RD)의 제신호선과, 입출력포트(2)로 부터의 레디신호선(READY) 및 상기 타이머부(13)로의 동작개시 신호선이 연결되어 있으며, 상기 타이머부(13)로의 동작개시 신호선이 연결되어 있으며, 상기 타이머부(13)는 상기 입출력포트(2)로 부터의 레디신호선(READY)과 대기신호 발생부(12)로 부터의 동작개시 신호선 및 상기 중앙처리장치(11)로의 인터럽트선(INT)이 연결되어 있다.
그리고 상기 입출력 포트(2)는 전송선로(20)인 선택신호선(CS), 라이트신호선(WR), 리드신호선(RD),라이트신호선(WR) 외에 상기한 바와같이 레디선(READY)(19)이 연결되어 있으며, 이 레디선(READY)은 상기 대기신호 발생부(12)와 타이머부(13)에 연결되어 라이트신호(WR), 리드신호(RD)를 입력하는 앤드게이트(AND gate)(16)와, 인버터(18)를 통해 인가되는 선택신호(CS)에 따라 온 또는 오프되어 상기 앤드게이트(16)의 출력을 내보내는 버퍼(17)와, 상기 버터(17)의 출력선에 연결되며 일측이 5V에 연결된 풀업(pull-up) 저항(R)을 통해 상기 대기신호 발생부(12) 및 타이머부(13)에 레디신호(READY)를 인가하게 된다.
제5도를 참조하여 상기 신호들에 의한 데이타의 입출력 동작을 살펴보면 다음과 같다.
먼저 정상적인 경우 (가)에서와 같이 상기 중앙처리장치(11)에서 선택신호(CS),리드신호(RD), 라이트신호(WR)를 대기신호 발생부(12)로 보내면 기신호(wait)가 발생하여, 일정기간동안 상기 중앙처리장치(11)로 부터 전송된 신호들의 상태를 유지하게 된다.
그리고 일정기간 유지된 신호들의 다시 전송선호를 통해 입출력 포트(2)에 보내지고, 입출력 포트(2)에서는 전송된 신호에 따라 상기 앤드게이트(16)와 버퍼(17)를 거쳐 레디신호(READY)를 타이머부(13) 및 대기신호 발생부(12)로 보내어 상기 타이머부(13)를 리셋(reset)시킴과 동시에 상기 대기신호 발생부(12)의 대기동작을 종료시킨다.
그러면 이 대기동작인 끝남에 따라 선택신호(CS), 리드신호(RD), 라이트신호(WR)로 하이로 만들어 데이타를 읽고 쓰게 된다.
또한 상기 입출력 포트(2)에서 레디신호(READY)를 만들지 못하는 비정상적인 경우의 동작은 (나)에서와 같다.
중앙처리장치(11)에서 입출력 종속부를 선택할때 선택신호(CS)에 따라 리드신호(RD), 라이트신호(WR)가 나오고, 이 신호들은 상기 대기신호 발생부(12)로 전송되어 대기신호(wait)를 발생하며, 대기신호(wait)에 따라 선택신호(CS), 리드신호(RD), 라이트신호(WR)는 현상태를 유지한다.
그리고 이 중앙처리장치(11)로 부터 출력된 세신호는 입출력포트(2)로 보내져 앤드게이트(16) 및 버퍼(17)를 거쳐 레디신호(READY)를 만드는 도중에 상기 타이머부(13)가 오버 플로우(over flow)를 발생하면 인터럽트(INT)가 발생하여 대기신호(wait)를 하이로 만들고, 이 신호에 따라 리드신호(RD), 라이트신호(WR) 및 선택신호(CS)를 하이로 만들어 데이타를 읽고 쓰게 된다.
이때는 상기 타이머부(13)의 설정시간을 상기 입출력 포트(2)의 레디신호(READY)가 로우가 될때까지 조정하여 정상적으로 동작되도록 한다.
따라서 본 고안에 의하면 중앙처리장치가 탑재된 메인부에서 원거리에 위치한 입출력 종속부를 제어하는 경우에 있어서 양자간의 정보교환시 전송선로의 길이와 무관하게 교환하여, 신뢰성을 증진시켜 안정된 동작을 할 수 있을 뿐만 아니라, 네트 워크 구성시 타이머를 통해 입출력 지연시간을 조절하여 정보의 전송선로 에러여부를 판단할 수 있으므로 중앙처리가 탑재되지 않은 입출력장치에 적용하는 경우 그 구성이 매우 용이하다.

Claims (3)

  1. 메인부와 입출력 종속부가 데이타를 주고 받을 수 있도록 메인부로부터 발생되는 제어신호를 상기 입출력 상기 종속부에 전송하기 위한 전송선로(20)와, 상기 입출력 종속부가 데이타를 주고 받을 준비가 될때까지 상기 제어신호를 메인부에 대기 시키기 위한 레디 신호선(READY)(19)으로 상기 메인부와 입출력 종속부가 연결되는 것을 특징으로 하는 데이타의 입출력 장치.
  2. 제1항에 있어서 상기 메인부는 제어신호를 발생하는 중앙처리방치(11)와, 상기 입출력 종속부의 레디 신호선(READY)(19)와 연결되어 상기 중앙처리장치(11)에 대기신호(wait)를 전송하여 대기하도록 하는 대기신호 발생부(12) 및 상기 대기신호 발생부(12)로부터 동작개시 신호를 전송받아 동작하며 오버플로우가 발생하면 상기 중앙처리장치(11)에 인터럽트신호(INT)를 전송하여 제어신호를 하이가 되도록 하는 타이머부(13)로 구성된 중앙처리부(1)를 구비하여 이루어지는 것을 특징으로 하는 데이타의 입출력장치.
  3. 제1항에 있어서, 상기 입출력 종속부는 상기 중앙처리장치(11)로부터 전송된 제어신호중 리드신호(RD)와 라이트신호(WR)를 입력으로 하는 엔드게이트(16)와, 선택신호(CS)를 반전시키는 인버터(18)와, 상기 인버터(18)의 출력신호에 의해 온.오프되어 상기 엔드게이트(16)의 출력신호를 통과 또는 비통과 시켜 이 신호를 상기 레디신호선(READY)을 통해 상기 대기신호 발생부(12)에, 전송하여 대기 동작을 종료시킴과 동시에 상기 타이머부(13)에 전송하여 타이머부(13)를 리셋시키는 버퍼(17)로 구성된 입축력포트(2)를 구비하여 이루어지는 것을 특징으로 하는 데이타의 입출력장치.
KR2019930018598U 1993-09-16 1993-09-16 데이타의 입출력장치 KR950008484Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019930018598U KR950008484Y1 (ko) 1993-09-16 1993-09-16 데이타의 입출력장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019930018598U KR950008484Y1 (ko) 1993-09-16 1993-09-16 데이타의 입출력장치

Publications (2)

Publication Number Publication Date
KR950009667U KR950009667U (ko) 1995-04-21
KR950008484Y1 true KR950008484Y1 (ko) 1995-10-11

Family

ID=19363627

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019930018598U KR950008484Y1 (ko) 1993-09-16 1993-09-16 데이타의 입출력장치

Country Status (1)

Country Link
KR (1) KR950008484Y1 (ko)

Also Published As

Publication number Publication date
KR950009667U (ko) 1995-04-21

Similar Documents

Publication Publication Date Title
US4390969A (en) Asynchronous data transmission system with state variable memory and handshaking protocol circuits
US4451886A (en) Bus extender circuitry for data transmission
US4811277A (en) Communication interface
EP0266790B1 (en) Serial bus interface capable of transferring data in different formats
US5287528A (en) IEEE 488 interface for message handling method
KR900015008A (ko) 데이터 프로세서
KR960006396A (ko) 다중 프로토콜 데이타 버스 시스템
CA1229183A (en) Input/output multiplexer-demultiplexer communications channel
KR100239716B1 (ko) 소형 컴퓨터 시스템 인터페이스 콘트롤러의 진단 테스트 장치
KR950008484Y1 (ko) 데이타의 입출력장치
KR870011540A (ko) 멀티 프로세서 시스템의 시스템 관리장치
KR910005063A (ko) 시스템 스캔 경로 구조물 및 방법
KR910008451B1 (ko) 제1프로세서와 제2프로세서간의 데이타 전송방법
KR890016475A (ko) 다이렉트 메모리 액세스 제어장치
JPS61114631A (ja) 通信アダプタ
KR970007157Y1 (ko) 시스템버스와 다수 병렬포트 사이의 인터페이스 장치
KR19990065297A (ko) 마이콤과 메인 시스템의 데이터 전송방법 및 장치
SU1425607A1 (ru) Устройство дл программного управлени
KR100737904B1 (ko) 마스터/슬레이브 디바이스간의 인터페이스 장치 및 그 방법
KR100430235B1 (ko) 시스템보드와서브보드간의데이터전송제어회로
JPS61270952A (ja) デ−タ伝送方式
KR890013568A (ko) 데이타 전송 제어장치
JPH0715450A (ja) データ伝送装置
KR890005155B1 (ko) 레이저 프린터의 직렬데이타 전송장치
JPS60209864A (ja) デ−タ伝送用回路装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20070920

Year of fee payment: 13

EXPY Expiration of term