KR950001997A - 반도체 구조물 형성방법, 다중-칩 집적회로 구조물 형성방법, 집적회로 칩을 워크피스에 접착하는 방법, 집적 전기 구조물 및 입방체 구조물 - Google Patents

반도체 구조물 형성방법, 다중-칩 집적회로 구조물 형성방법, 집적회로 칩을 워크피스에 접착하는 방법, 집적 전기 구조물 및 입방체 구조물 Download PDF

Info

Publication number
KR950001997A
KR950001997A KR1019940011085A KR19940011085A KR950001997A KR 950001997 A KR950001997 A KR 950001997A KR 1019940011085 A KR1019940011085 A KR 1019940011085A KR 19940011085 A KR19940011085 A KR 19940011085A KR 950001997 A KR950001997 A KR 950001997A
Authority
KR
South Korea
Prior art keywords
layer
integrated circuit
wafer
polymer
forming
Prior art date
Application number
KR1019940011085A
Other languages
English (en)
Other versions
KR0145033B1 (ko
Inventor
루이스 버틴 클라우데
알덴 파라 1세 폴
존 하우웰 웨인
폴 밀러 크리스토피어
자콥 펄만 데이비드
Original Assignee
윌리암 티. 엘리스
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윌리암 티. 엘리스, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 윌리암 티. 엘리스
Publication of KR950001997A publication Critical patent/KR950001997A/ko
Application granted granted Critical
Publication of KR0145033B1 publication Critical patent/KR0145033B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Wire Bonding (AREA)

Abstract

적층된 실리콘 반도체칩의 입방체 패키지가 개시되었다. 입방체로 패키지하기 위하여, 금속전달층을 표면 안정화 칩의 표면위에 부가하여 모든 표면 전기 접점이 공통 칩 엣지에 인출되도록 한다. 금속전달층은 칩의 표면으로부터 또한 적층구조내의 인접 칩으로부터, 낮은 유전상수와 적층된 칩들과 열팽창계수가 일치하는 폴리머층에 의해, 절연된다. 적층 구조에서 제 1 폴리머층과 인접하는 칩 사이에 접착력을 강화시키기 위해 접착 폴리머 층이 부가되는데, 이 접착 폴리머층은 웨이퍼 수준에서 침적되어 부분적으로 경화되며 칩들이 적층되어 입방체를 형성할 때 완전히 경화된다.

Description

반도체 구조물 형성방법, 다중-칩 집적회로 구조물 형성방법, 집적회로 칩을 워크피스에 접착하는 방법, 집적 전기 구조물 및 입방체 구조물
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2 도는 본 발명에 따른 물질로 절연되고 집착된 입방체-패키지 칩들의 대표적인 부분을 도시하는, 제1C도의 X-X면을 따른 부분 확대 단면도, 제 3 도는 폴리이미드층(11)의 침적에 이르기까지 본 발명에 따라 처리된 웨이퍼의 평면도, 제 4 도는 제 3 도의 웨이퍼 절단면 영역(DC) 내에 배치된 정렬 마커(AM)의 평면도.

Claims (30)

  1. 제1열팽창계수(a first coefficient of thermal expansion)를 갖는 웨이퍼(wafer)의 상부표면(upper surface)에 다수의 집적회로 칩(integrated circuit chips)을 형성하는 단계와; 상기 웨이퍼의 상부에 제1절연층(a first insulation layer), 제1전달금속층(a first layer of transfer metallurgy) 및 제2절연층의샌드위치 구조(sandwich structure)를 형성하는 단계로서, 상기 제1 및 제2절연층은 상기 웨이퍼와 유사한 열팽창계수와 대략 4보다 작거나 같은 유전 상수(dielectric constant)를 갖는 단계와; 상기 샌드위치 구조의 상부에 폴리머 접착물질(polymer adhesion material)을 제공(apply)하는 단계와; 상기 폴리머 접착 물질을 완전 경화(full curing)시키지 않고 건조(dry)하는 단계와; 상기 웨이퍼를 절단(dice)하여 상기 다수의 집적회로 칩들을 상호 분리하는 단계와; 상기 다수의 집적회로 칩들을 적충(stack)하고 상기 적층된 칩들을 상기 폴리머 접착 물질이 실질적으로 경화되기에 충분한 온도로 가열(heat)하여 접착(bond)하는 단계를 구비하는 반도체 구조물 형성방법(a method forming a semiconductor structure.)
  2. 제1항에 있어서, 상기 제1및 제2절연층은 대략 150℃를 넘는 유리전이온도(glass transition temperature)를 갖는 반도체 구조물 형성방법.
  3. 제1항에 있어서, 상기 제1및 제2절연층은 대략 350℃를 넘는 유리전이온도를 갖는 반도체 구조물 형성방법.
  4. 제1항에 있어서, 상기 제1및 제2절연층은 상기 형성된 제1 및 제2절연층의 제1소정면(a first given plane)을 따라 측정되어 대략 160GPa 보다 작은 영 계수(Young's Modulus)를 갖는 반도체 구조물 형성방법.
  5. 제4항에 있어서, 상기 제1및 제2절연층은 상기 형성된 제1 및 제2절연층의 제2소정면을 따라 측정되어 대략 10GPa 보다 작은 영 계수를 갖되, 상기 제2소정면은 상기 제1소정면에 수직(orthogonal)한 반도체 구조물 형성방법.
  6. 제1항에 있어서, 상기 제1 및 제2절연층은 동일한 열팽창계수를 갖는 반도체 구조물 형성방법.
  7. 제6항에 있어서, 상기 열팽창계수는 상기 형성된 제1 및 제2절연층의 제1소정면을 따라 측정되어 대략 50ppm/℃ 보다 작은 값을 갖는 반도체 구조물 형성방법.
  8. 제7항에 있어서, 상기 열팽창계수는 상기 형성된 제1 및 제2절연층의 제2소정면을 따라 측정되어 대략 200ppm/℃ 보다 작은 값을 갖되, 상기 제2소정면은 상기 제1소정면에 수직한 반도체 구조물 형성방법.
  9. 제1항에 있어서, 상기 제1및 제2절연층 양자 모두 대략 3.6의 유전상수를 갖는 반도체 구조물 형성방법.
  10. 제9항에 있어서, 상기 유전상수들은 모든 평면들(planes)에서 실질적으로 유사한 반도체 구조물 형성방법.
  11. 제10항에 있어서, 상기 제1 및 제2절연층이 BPDA-PDA로 구성되는 반도체 구조물 형성방법.
  12. 제1항에 있어서, 상기 접착된 다수의 집적회로의 노출된 표면에 폴리아미드(polyimide) 층을 침적(diposit)하는 단계와; 상기 폴리이미드층을 통하여 상기 제1전달금속층에 접촉하는 상호접속 금속층(a layer of interconnect metallurgy)을 침적하는 단계를 더 포함하는 반도체 구조물 형성방법.
  13. 제12항에 있어서, 상기 폴리이미드층이 BPDA-PDA로 구성되는 반도체 구조물 형성방법.
  14. 제 1 항에 있어서, 상기 샌드위치 구조 형성 단계는; 상기 웨이퍼의 상부에 제 1 풀리이미드층을 침적하고, 상기 제 1 폴리이미드층을 완전히 이미드화(imidize)시키지 않고 건조하는 단계와; 상기 다수의 집적회로 칩상의 상기 집적회로의 전도성 부분(couductive portions)에 접촉하도록 상기 제 1 폴리이미드층을 통해 연장하는 상기 전달금속층을 침적하는 단계와; 상기 웨이퍼 상에 제 2 폴리이미드층을 침적하고, 상기 제1 및 제 2 폴리이미드층 모두를 완전히 경화시키는 단계를 더 구비하는 반도체 구조물 형성방법.
  15. 제 1 열팽창계수를 갖는 웨이퍼상에, 각각 상부에 제 1 표면안정화층(a first passivation layer)을 갖는 다수의 집적회로 칩들을 형성하는 단계와; 상기 제 1 표면안정화층상에, 상기 웨이퍼와 유사한 열팽창계수와 대략 4 보다 작은 유전상수를 갖는 제 1 폴리머 물질내에 침적된 제 1 금속을 포함하는 상호접속 구조(interconnection structure)을 형성하는 단계와; 상기 상호접속 구조상에 폴리머 접착중(adhesive polymer layer)을 형성하는 단계로서, 상기 폴리머 접착층은 완전히 경화되지 않고 안정화되도록 가열되는 단계와; 상기 웨이퍼에서 상기 다수의 집적회로 칩을 절단하는 단계와; 상기 다수의 집적회로 칩중 하나의 표면을, 상부에 상기 폴리머 접착층을 갖는 상기 다수의 집적회로 칩중 다른 하나의 표면에 접촉시키므로써, 상기 다수의 집적회로 칩중 적어도 하나를 상기 다수의 집적회로 칩중 다른 하나의 칩에 접착(bond)하고, 상기 폴리머 접착층을 완전히 경화시켜 다수의 표면을 갖는 단일화된 다중-칩 몸체(unitized multi-chip body)를 형성하는 단계와; 상기 단일화된 몸체의 상기 다수의 표면중 하나의 표면 상에 제 2 표면안정화층을 침적하는 단계와; 상기 제 1 금속층에 접촉하도록 제 2 표면안정화층을 통해 연장하는 제 2 금속층을 형성하는 단계를 구비하는 다중-칩 집적회로 구조물 형성방법.
  16. 제15항에 있어서, 상기 웨이퍼상에 상기 다수의 집적회로 칩들을 형성하는 단계 동안에, 상기 제 1 표면안정화층을 에칭(etching)하여 엣지 표면(edge surface)를 형성하므로써 상기 절단 단계 동안에 상기 제 1 표면안정화이 절단되지 않는 다중-칩 집적회로 구조물 형성방법.
  17. 제16항에 있어서, 상기 제1폴리머 물질은 상기 제 1 표면안정화층의 상기 엣지 표면의 상부에 침적되어, 상기 절단 단계 동안에 상기 제 1 폴리머 물질이 절단되는 다중-칩 집적회로 구조물 형성방법.
  18. 제 1 표면상에 제 1 집적회로 칩의 이미지(image)를 포함하여 다수의 집적회로 칩의 이미지를 갖는 웨이퍼로부터 상기 제 1 집적회로 칩을 절단하여 워크피스(a workpiece)에 접착하는 방법에 있어서, 상기 웨이퍼의 제 1 표면상에 폴리머층을 침적하는 단계와; 상기 폴리머층을 건조하는 단계와; 상기 웨이퍼를 절단하는 단계와; 상기 제 1 집적회로 칩상의 상기 폴리머층을 상기 워크피스와 접촉시크는 단계와; 상기 폴리머층을 완전히 경화하는 단계를 구비하는 제 1 집적회로 칩을 워크피스에 접촉시키는 방법.
  19. 제18항에 있어서, 상기 폴리머 접착층을 침적하는 단계 이전에 상기 제1표면과 반대편의 상기 웨이퍼의 제2표면의 부분(aportion)을 제거하여 상기 웨이퍼를 박화(thinning)하는 단계를 더 구비하는 제 1 집적회로 칩을 워크피스에 접착하는 방법.
  20. 제18항에 있어서, 상기 웨이퍼를 절단하는 단계 이전에, 상기 폴리머층상에 보호층(a protective layer)을 침적하는 단계와; 상기 웨이퍼를 절단하는 단계 이전에, 상기 보호층을 제거하는 단계를 더 구비하는 제1집적회로 칩을 워크피스에 부착하는 방법.
  21. 제20항에 있어서, 상기 보호층은 포토레지스트(photoresist)를 포함하는 제1집적회로 칩을 워크피스에 부착하는 방법.
  22. 제18항에 있어서, 상기 웨이퍼를 절단하는 단계후에 상기 폴리머층의 표면 부분(a surface portion)을 제거하는 단계를 더 구비하는 제1집적회로 칩을 워크피스에 부착하는 방법.
  23. 제18항에 있어서, 상기 폴리머층을 완전히 경화하는 단계후에, 상기 제1집적회로 칩과 상기 워크피스를 캐리어(a carrier)에 부착하는 단계를 더 구비하되, 상기 캐리어는 제1물질로 이루어지며, 상기 폴리머 물질이 상기 제1물질과 유사한 열팽창계수를 갖는 제1집적회로 칩을 워크피스에 부착하는 방법.
  24. 제23항에 있어서, 상기 제1물질이 세라믹(ceramic) 또는 유리(glass)로 이루어지는 제1집적회로칩을 워크피스에 부착하는 방법.
  25. 제1및 제2표면과 웨이퍼에서 집적회로 칩을 절단할 때 형성되는 다수의 측면을 갖는 제1집적회로칩을 포함하되, 상기 제1집적회로 칩은 상부에 집적회로소자(intergrated circuit element)가 형성된 기판(substrate)과; 상기 집적회로소자에 접속된 금속구조(metallization structure)와; 상기 집적회로소자와 상기 금속구조를 표면안정화(passicate)하며, 상기 다수의 측면을 향해 연장하나 상기 다수의 측면에 정렬되지는 않는 제1표면안정화층과; 상기 제1표면안정화층을 도포(overlay)하며 상기 다수의 측면과 정렬되는 제2표면안정화층과; 상기 제2표면안정화층위에 형성되며 상기 금속체 구조와 접촉하도록 상기 제1 및 제2표면안정화층을 통하여 연장하는 금속층을 포함하며, 상기 제1 및 제2표면안정화층은 상기 웨이퍼로부터 상기 집적회로 칩을 절단할 때 오염물질의 침투(contamination penetration)를 방지하는 엣지 밀봉(edge seal)을 제공하는 집적 전기 구조물(an integrated eletrical structure).
  26. 제25항에 있어서, 상기 제1집적회로 칩은 상기 금속층 상부에 형성된 제3표면안정화층 구조를 더 구비하는 집적 전기 구조물.
  27. 제26항에 있어서, 상기 제3표면안정화층 구조상에 배치되는 제2집적회로 칩을 더 포함하되, 상기 제3표면안정화층 구조는 상기 제1 및 제2집적회로 칩을 상호 접착시키는 집적 전기 구조물.
  28. 제27항에 있어서, 상기 제3표면안정화층 구조는 단일 폴리머층을 포함하는 집적 전기 구조물.
  29. 제27항에 있어서, 상기 제3표면안정화층 구조가 제1폴리머층과, 상기 제1폴리머층 위에 배치되는 제2접착 폴리머층을 구비하는 집적 전기 구조물.
  30. 제1 및 제2표면(surfaces)과 다수의 측면(side faces)을 구비하며, 상기 제1표면상에 배치되어 상기 측면들중 적어도 하나에 연장하는 금속구조와 상기 금속구조를 도포하는(overlaying) 폴리머 표면안정화층을 또한 구비하는 제1집적회로 칩과; 제1 및 제2표면과 다수의 측면을 구비하는 제2집적회로 칩으로서, 상기 폴리머 표면안정화층은 상기 제 2집적회로 칩의 상기 제1 및 제2표면중 하나와 접촉하여 상기 제1 및 제2집적회로 칩을 상호 접착하는 제2집적회로 칩과; 상기 제1 및 제2집적회로 칩들의 상기 측면들중 적어도 하나의 측면상에 형성된 상호접속 구조로서, 상기 상호접속 구조가 상기 금속구조에 접속되는 상호접속 구조를 포함하는 입방체 구조물(cube structure).
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940011085A 1993-06-21 1994-05-20 반도체 구조물 형성방법, 다중-칩 집적회로 구조물 형성방법, 집적회로 칩을 워크피스에 접착하는 방법, 집적 전기 구조물 및 입방체 구조물 KR0145033B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US8045393A 1993-06-21 1993-06-21
US080,453 1993-06-21

Publications (2)

Publication Number Publication Date
KR950001997A true KR950001997A (ko) 1995-01-04
KR0145033B1 KR0145033B1 (ko) 1998-07-01

Family

ID=22157489

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940011085A KR0145033B1 (ko) 1993-06-21 1994-05-20 반도체 구조물 형성방법, 다중-칩 집적회로 구조물 형성방법, 집적회로 칩을 워크피스에 접착하는 방법, 집적 전기 구조물 및 입방체 구조물

Country Status (9)

Country Link
US (1) US5478781A (ko)
EP (1) EP0631310B1 (ko)
JP (1) JP2786597B2 (ko)
KR (1) KR0145033B1 (ko)
AT (1) ATE183851T1 (ko)
CA (1) CA2118994A1 (ko)
DE (1) DE69420201T2 (ko)
ES (1) ES2135507T3 (ko)
TW (1) TW234778B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100419451B1 (ko) * 2000-10-09 2004-03-11 드림바이오젠 주식회사 천연물로부터 유래한 혈전용해 단백질
KR20190102378A (ko) * 2018-02-26 2019-09-04 엘지전자 주식회사 냉장고 및 냉장고의 제어 방법

Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6048751A (en) * 1993-06-25 2000-04-11 Lucent Technologies Inc. Process for manufacture of composite semiconductor devices
US5502667A (en) * 1993-09-13 1996-03-26 International Business Machines Corporation Integrated multichip memory module structure
MY114888A (en) * 1994-08-22 2003-02-28 Ibm Method for forming a monolithic electronic module by stacking planar arrays of integrated circuit chips
US5661330A (en) * 1995-03-14 1997-08-26 International Business Machines Corporation Fabrication, testing and repair of multichip semiconductor structures having connect assemblies with fuses
US5691248A (en) * 1995-07-26 1997-11-25 International Business Machines Corporation Methods for precise definition of integrated circuit chip edges
US5903045A (en) * 1996-04-30 1999-05-11 International Business Machines Corporation Self-aligned connector for stacked chip module
US5935763A (en) * 1996-06-11 1999-08-10 International Business Machines Corporation Self-aligned pattern over a reflective layer
US5656552A (en) * 1996-06-24 1997-08-12 Hudak; John James Method of making a thin conformal high-yielding multi-chip module
US6034438A (en) * 1996-10-18 2000-03-07 The Regents Of The University Of California L-connect routing of die surface pads to the die edge for stacking in a 3D array
EP2270845A3 (en) 1996-10-29 2013-04-03 Invensas Corporation Integrated circuits and methods for their fabrication
US6498074B2 (en) 1996-10-29 2002-12-24 Tru-Si Technologies, Inc. Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners
US6882030B2 (en) 1996-10-29 2005-04-19 Tru-Si Technologies, Inc. Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate
US5933752A (en) * 1996-11-28 1999-08-03 Sony Corporation Method and apparatus for forming solder bumps for a semiconductor device
US5903437A (en) * 1997-01-17 1999-05-11 International Business Machines Corporation High density edge mounting of chips
US5818107A (en) * 1997-01-17 1998-10-06 International Business Machines Corporation Chip stacking by edge metallization
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US6069026A (en) * 1997-08-18 2000-05-30 Texas Instruments Incorporated Semiconductor device and method of fabrication
US5904502A (en) * 1997-09-04 1999-05-18 International Business Machines Corporation Multiple 3-dimensional semiconductor device processing method and apparatus
JP3152180B2 (ja) * 1997-10-03 2001-04-03 日本電気株式会社 半導体装置及びその製造方法
KR100253352B1 (ko) * 1997-11-19 2000-04-15 김영환 적층가능한 반도체 칩 및 적층된 반도체 칩 모듈의 제조 방법
US6303988B1 (en) * 1998-04-22 2001-10-16 Packard Hughes Interconnect Company Wafer scale burn-in socket
US5990566A (en) * 1998-05-20 1999-11-23 Micron Technology, Inc. High density semiconductor package
AU8592098A (en) * 1998-07-27 2000-02-21 Reveo, Inc. Three-dimensional packaging technology for multi-layered integrated circuits
US6037668A (en) * 1998-11-13 2000-03-14 Motorola, Inc. Integrated circuit having a support structure
US6965165B2 (en) 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6117704A (en) * 1999-03-31 2000-09-12 Irvine Sensors Corporation Stackable layers containing encapsulated chips
EP1041624A1 (en) 1999-04-02 2000-10-04 Interuniversitair Microelektronica Centrum Vzw Method of transferring ultra-thin substrates and application of the method to the manufacture of a multilayer thin film device
EP1041620A3 (en) * 1999-04-02 2005-01-05 Interuniversitair Microelektronica Centrum Vzw Method of transferring ultrathin substrates and application of the method to the manufacture of a multi-layer thin film device
TW434854B (en) 1999-11-09 2001-05-16 Advanced Semiconductor Eng Manufacturing method for stacked chip package
US6723620B1 (en) * 1999-11-24 2004-04-20 International Rectifier Corporation Power semiconductor die attach process using conductive adhesive film
US6322903B1 (en) 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
KR100401018B1 (ko) * 1999-12-30 2003-10-08 앰코 테크놀로지 코리아 주식회사 반도체패키지를 위한 웨이퍼의 상호 접착 방법
US6319745B1 (en) 2000-05-31 2001-11-20 International Business Machines Corporation Formation of charge-coupled-device with image pick-up array
JP3879816B2 (ja) 2000-06-02 2007-02-14 セイコーエプソン株式会社 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器
JP4329235B2 (ja) 2000-06-27 2009-09-09 セイコーエプソン株式会社 半導体装置及びその製造方法
SG97938A1 (en) * 2000-09-21 2003-08-20 Micron Technology Inc Method to prevent die attach adhesive contamination in stacked chips
US6630725B1 (en) 2000-10-06 2003-10-07 Motorola, Inc. Electronic component and method of manufacture
DE10101875B4 (de) * 2001-01-16 2006-05-04 Infineon Technologies Ag Elektronisches Bauteil mit aufeinander gestapelten Halbleiterchips und Verfahren zu seiner Herstellung
US6717254B2 (en) 2001-02-22 2004-04-06 Tru-Si Technologies, Inc. Devices having substrates with opening passing through the substrates and conductors in the openings, and methods of manufacture
US20020163072A1 (en) * 2001-05-01 2002-11-07 Subhash Gupta Method for bonding wafers to produce stacked integrated circuits
US6900528B2 (en) * 2001-06-21 2005-05-31 Micron Technology, Inc. Stacked mass storage flash memory package
US6831370B2 (en) * 2001-07-19 2004-12-14 Micron Technology, Inc. Method of using foamed insulators in three dimensional multichip structures
US6433413B1 (en) 2001-08-17 2002-08-13 Micron Technology, Inc. Three-dimensional multichip module
US6747347B2 (en) 2001-08-30 2004-06-08 Micron Technology, Inc. Multi-chip electronic package and cooling system
US6686654B2 (en) 2001-08-31 2004-02-03 Micron Technology, Inc. Multiple chip stack structure and cooling system
US6787916B2 (en) 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity
US6787058B2 (en) * 2001-11-13 2004-09-07 Delphi Technologies, Inc. Low-cost MR fluids with powdered iron
US7279787B1 (en) 2001-12-31 2007-10-09 Richard S. Norman Microelectronic complex having clustered conductive members
US20030183943A1 (en) * 2002-03-28 2003-10-02 Swan Johanna M. Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme
US6848177B2 (en) 2002-03-28 2005-02-01 Intel Corporation Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme
US6908845B2 (en) * 2002-03-28 2005-06-21 Intel Corporation Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme
US6620638B1 (en) 2002-06-05 2003-09-16 Micron Technology, Inc. Testing of multi-chip electronic modules
US7402897B2 (en) * 2002-08-08 2008-07-22 Elm Technology Corporation Vertical system integration
US20060205176A1 (en) * 2002-11-20 2006-09-14 Weidmann Plastics Technology Ag Method for producing a component, body for producing a component of this type and component produced according to said method
DE10326507A1 (de) * 2003-06-12 2005-01-13 Infineon Technologies Ag Verfahren zur Herstellung eines bruchfesten scheibenförmigen Gegenstands sowie zugehörige Halbleiterschaltungsanordung
DE10326508A1 (de) * 2003-06-12 2005-01-13 Infineon Technologies Ag Verfahren zur Herstellung eines bruchfesten scheibenförmigen Gegenstands sowie zugehörige Halbleiterschaltungsanordnung
US20050046034A1 (en) 2003-09-03 2005-03-03 Micron Technology, Inc. Apparatus and method for high density multi-chip structures
US7612443B1 (en) 2003-09-04 2009-11-03 University Of Notre Dame Du Lac Inter-chip communication
US6998703B2 (en) * 2003-12-04 2006-02-14 Palo Alto Research Center Inc. Thin package for stacking integrated circuits
KR100536043B1 (ko) * 2004-06-25 2005-12-12 삼성전자주식회사 적층형 반도체 장치 및 그 제조 방법
US7930814B2 (en) * 2006-07-26 2011-04-26 Raytheon Company Manufacturing method for a septum polarizer
US7486525B2 (en) * 2006-08-04 2009-02-03 International Business Machines Corporation Temporary chip attach carrier
SG148901A1 (en) * 2007-07-09 2009-01-29 Micron Technology Inc Packaged semiconductor assemblies and methods for manufacturing such assemblies
US7989950B2 (en) * 2008-08-14 2011-08-02 Stats Chippac Ltd. Integrated circuit packaging system having a cavity
TWI619218B (zh) 2010-05-11 2018-03-21 精材科技股份有限公司 晶片封裝體及其形成方法
US9209124B2 (en) 2010-05-11 2015-12-08 Xintec Inc. Chip package
US9425134B2 (en) 2010-05-11 2016-08-23 Xintec Inc. Chip package
US9355975B2 (en) 2010-05-11 2016-05-31 Xintec Inc. Chip package and method for forming the same
US9437478B2 (en) 2010-05-11 2016-09-06 Xintec Inc. Chip package and method for forming the same
US8518748B1 (en) * 2011-06-29 2013-08-27 Western Digital (Fremont), Llc Method and system for providing a laser submount for an energy assisted magnetic recording head
US9620473B1 (en) 2013-01-18 2017-04-11 University Of Notre Dame Du Lac Quilt packaging system with interdigitated interconnecting nodules for inter-chip alignment
EP2838114A3 (en) * 2013-08-12 2015-04-08 Xintec Inc. Chip package
KR102595276B1 (ko) 2016-01-14 2023-10-31 삼성전자주식회사 반도체 패키지
CN106971993B (zh) * 2016-01-14 2021-10-15 三星电子株式会社 半导体封装件
KR20180090494A (ko) 2017-02-03 2018-08-13 삼성전자주식회사 기판 구조체 제조 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4525921A (en) * 1981-07-13 1985-07-02 Irvine Sensors Corporation High-density electronic processing package-structure and fabrication
US4672737A (en) * 1984-01-23 1987-06-16 Irvine Sensors Corporation Detector array module fabrication process
JP2680364B2 (ja) * 1988-08-05 1997-11-19 株式会社日立製作所 半導体装置の製造方法
US5107586A (en) * 1988-09-27 1992-04-28 General Electric Company Method for interconnecting a stack of integrated circuits at a very high density
US5075253A (en) * 1989-04-12 1991-12-24 Advanced Micro Devices, Inc. Method of coplanar integration of semiconductor IC devices
US5104820A (en) * 1989-07-07 1992-04-14 Irvine Sensors Corporation Method of fabricating electronic circuitry unit containing stacked IC layers having lead rerouting
JP2665383B2 (ja) * 1989-11-09 1997-10-22 日東電工株式会社 ダイシング・ダイボンドフィルム
AU8519891A (en) * 1990-08-01 1992-03-02 Staktek Corporation Ultra high density integrated circuit packages, method and apparatus
US5380681A (en) * 1994-03-21 1995-01-10 United Microelectronics Corporation Three-dimensional multichip package and methods of fabricating

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100419451B1 (ko) * 2000-10-09 2004-03-11 드림바이오젠 주식회사 천연물로부터 유래한 혈전용해 단백질
KR20190102378A (ko) * 2018-02-26 2019-09-04 엘지전자 주식회사 냉장고 및 냉장고의 제어 방법

Also Published As

Publication number Publication date
DE69420201T2 (de) 2000-03-23
EP0631310B1 (en) 1999-08-25
US5478781A (en) 1995-12-26
TW234778B (en) 1994-11-21
DE69420201D1 (de) 1999-09-30
CA2118994A1 (en) 1994-12-22
JP2786597B2 (ja) 1998-08-13
ATE183851T1 (de) 1999-09-15
ES2135507T3 (es) 1999-11-01
KR0145033B1 (ko) 1998-07-01
EP0631310A1 (en) 1994-12-28
JPH0883881A (ja) 1996-03-26

Similar Documents

Publication Publication Date Title
KR950001997A (ko) 반도체 구조물 형성방법, 다중-칩 집적회로 구조물 형성방법, 집적회로 칩을 워크피스에 접착하는 방법, 집적 전기 구조물 및 입방체 구조물
US6531784B1 (en) Semiconductor package with spacer strips
US9978694B2 (en) Semiconductor package and method of fabricating the same
US6759745B2 (en) Semiconductor device and manufacturing method thereof
US8063493B2 (en) Semiconductor device assemblies and packages
US5237130A (en) Flip chip technology using electrically conductive polymers and dielectrics
JP4856328B2 (ja) 半導体装置の製造方法
US6838762B2 (en) Water-level package with bump ring
US20090186446A1 (en) Semiconductor device packages and methods of fabricating the same
US11251138B2 (en) Through wafer trench isolation between transistors in an integrated circuit
WO2001041207A1 (en) Packaging of integrated circuits and vertical integration
US6420208B1 (en) Method of forming an alternative ground contact for a semiconductor die
US5753537A (en) Method of manufacturing a semiconductor device for surface mounting
US6660624B2 (en) Method for reducing fluorine induced defects on a bonding pad surface
EP0122631A2 (en) Electronic device having a multi-layer wiring structure
JPH10242383A (ja) 半導体装置
US7388297B2 (en) Semiconductor device with reduced thickness of the semiconductor substrate
US4530001A (en) High voltage integrated semiconductor devices using a thermoplastic resin layer
DE69030195D1 (de) Fabrikation einer elektronischen schaltungseinheit, welche gestapelte ic-lagen mit umleitungsleitungen enthält
KR100221688B1 (ko) 반도체 장치 및 그의 제조 방법
US20240274582A1 (en) Semiconductor package
KR100259588B1 (ko) 3차원 칩적층 패키지의 제조 방법
JPH0770643B2 (ja) 配線基板
JPS61214540A (ja) ワンウエハ半導体装置
JPH0372651A (ja) 樹脂封止型半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060412

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee