KR940018898A - 반도체집적회로의 설계방법 및 평가용 반도체집적회로(desing method of semiconductor integrated circutt and semi conductor integrated cirdutt for evaluation) - Google Patents

반도체집적회로의 설계방법 및 평가용 반도체집적회로(desing method of semiconductor integrated circutt and semi conductor integrated cirdutt for evaluation) Download PDF

Info

Publication number
KR940018898A
KR940018898A KR1019940001095A KR19940001095A KR940018898A KR 940018898 A KR940018898 A KR 940018898A KR 1019940001095 A KR1019940001095 A KR 1019940001095A KR 19940001095 A KR19940001095 A KR 19940001095A KR 940018898 A KR940018898 A KR 940018898A
Authority
KR
South Korea
Prior art keywords
functional block
design data
logic design
chip
newly developed
Prior art date
Application number
KR1019940001095A
Other languages
English (en)
Inventor
히데끼 후꾸다
요시무네 하기와라
사또루 이또
슈이찌 도리이
도끼노리 고자와
오사무 야마시로
Original Assignee
가나이 쯔또무
가부시끼가이샤 히다찌세이사꾸쇼(Hitachi, Ltd.)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가나이 쯔또무, 가부시끼가이샤 히다찌세이사꾸쇼(Hitachi, Ltd.) filed Critical 가나이 쯔또무
Publication of KR940018898A publication Critical patent/KR940018898A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

반도체집적회로의 설계기술에 관한 것으로써, 개발기간의 단축을 위해, 신규 개발 IC장치는 적어도 하나의 제1의 기능블럭과 적어도 하나의 제2의 기능블럭을 포함하며, 신규 개발 IC장치의 제1 및 제2의 기능블럭은 단일의 반도체기판에 형성되는 것이지만, 신규 개발 IC장치의 제조개시시에 있어서 제1의 기능블럭의 논리설계데이타는 입수가능한 한편 제2의 기능블럭의 논리설계데이타는 새로이 개발할 필요가 있는 상황에서 제2의 기능블럭의 논리설계데이타를 준비하기 위한 제2의 기능블럭의 논리설계를 개시하는 한편 반도체기판내에 제1 및 제2의 기능블럭용의 드프층을 형성하고, 그것에 의해 반완성 IC칩을 부여하고, 제1기능블럭의 논리설계데이타 및 나중에 얻어진 제2의 기능블럭의 논리설계데이타를 사용해서 배선패턴의 마스크설계를 실행하고, 그것에 의해 IC장치의 샘플을 위한 마스크설계데이타를 준비하고, 그 마스크설계데이타를 사용해서 반완성 IC칩상에 배선패턴을 형성하는 것에 의해 신규 개발 IC장치를 완성한다.
이러한 것에 의해, 개발기간이 단축된다.

Description

반도체집적회로의 설계방법 및 평가용 반도체집적회로(DESING METHOD OF SEMICONDUCTOR INTEGRATED CIRCUTT AND SEMI CONDUCTOR INTEGRATED CIRDUTT FOR EVALUATION)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 의해 작성된 ASIC의 1구성예를 도시한 블럭도.

Claims (8)

  1. 신규 개발 IC장치가 단일의 기판내에 형성된 적어도 하나의 제1의 기능블럭(11A∼11C, 12A, 12B, 14)와 적어도 하나의 제2의 기능블럭(13A, 13B)를 구비하고 있고, 그 신규 개발 IC장치의 제조개시시에 있어서 상기 제1의 기능블럭의 논리설계데이타는 입수할 수 있고, 상기 제2의 기능블럭의 논리설계데이타는 새로이 개발할 필요가 있는 상황에서 상기 신규 개발 IC장치를 제조하는 방법에 있어서, 상기 제2의 기능블럭(13A, 13B)의 논리설계데이타를 준비하기 위해 제2의 기능블럭의 논리설계를 실행하는(53) 한편 반도체기판(10)내에 상기 제1 및 제2의 기능블럭용의 도프층을 형성하고, 그것에 의해 반완성 IC칩을 부여하는 스텝(54, 55), 상기 제2의 기능블럭의 논리설계데이타의 준비를 할 수 있으면(56) 상기 제1 및 제2의 기능블럭의 논리설계데이타를 사용해서 배선패턴의 마스크설계를 실행하고, 그것에 의해 상기 신규 개발 IC장치를 위한 마스크설계데이타를 준비하는 스텝(55) 및 상기 마스크설계데이타를 사용해서 상기 반완성 샘플IC칩상에 배선패턴을 형성하고, 그것에 의해 신규개발 IC장치를 완성하는 스텝(57)을 갖는 신규 개발 IC장치의 제조방법.
  2. 제1항에 있어서, 상기 제1의 기능블럭은 스탠다드셀방식의 회로를 포함하고, 상기 제2의 기능블럭은 게이트어레이방식의 회로를 포함하는 신규 개발 IC장치의 제조방법.
  3. 제1항에 있어서, 상기 제2의 기능블럭은 필드프로그래머블 게이트어레이(40A, 40B)로써 마련되는 신규 개발 IC장치의 제조방법.
  4. 신규 개발 IC장치가 단일의 기판내에 형성된 적어도 하나의 제1의 기능블럭(11A∼11C, 12A, 12B, 14)와 적어도 하나의 제2의 기능블럭(13A, 13B)를 구비하고 있고, 그 신규 개발 IC장치의 제조개시시에 있어서 상기 제1의 기능블럭의 논리설계데이타는 입수할 수 있고, 상기 제2의 기능블럭의 논리설계데이타는 새로이 개발할 필요가 있는 상황에서 상기 신규 개발 IC장치를 제조하는 방법에 있어서, 상기 제2의 기능블럭(13A, 13B)의 논리설계데이타를 준비하기 위해 제2의 기능블럭의 논리설계를 실행하는(63) 한편 반도체기판(10')내에 상기 제1의 기능블럭(11A∼11C, 12A, 12B, 14)용의 도프층 및 배선을 형성하고, 그것에 의해 반완성 샘플 IC칩을 부여하며(65), 또한 상기 제2의 기능블럭용의 도프층을 다른 반도체기판내에 형성하고, 그것에 의해 필드프로그래머블게이트어레이(FPGA) 칩(40)을 부여하는 스텝(65), 상기 제2의 기능블럭의 논리설계데이타를 준비할 수 있으면 그 제2의 기능블럭의 논리설계데이타를 사용해서 상기 FPGA칩을 프로그램하는 스텝, 상기 반완성 샘플IC칩과 상기 프로그램된 FPGA칩을 접속하고, 그것에 의해 예비샘플 IC장치를 완성하고, 그 예비샘플 IC장치를 예비평가하는 스텝(67), 상기 예비평가종료후에 상기 제1 및 제2의 기능블럭의 논리설계데이타를 사용해서 배선패턴의 마스크설계를 실행하고, 그것에 의해 상기 IC장치를 위한 마스크설계데이타를 준비하는 스텝(69) 및 상기 마스크설계데이타를 사용해서 상기 반완성샘플 IC칩상에 배선패턴을 형성하고, 그것에 의해 신규 개발 IC장치를 완성하는 스텝(69)를 갖는 신규 개발 IC장치의 제조방법.
  5. 제4항에 있어서, 상기 반완성샘플 IC칩 및 상기 FPGA칩은 상기 예비평가를 위한 예비샘플 IC장치를 부여하기 위해 단일의 패케이지를 사용해서 탑재되는 신규 개발 IC장치의 제조방법.
  6. 제4항에 있어서, 상기 반완성 샘플 IC칩 및 상기 FPGA칩은 상기 예비평가를 위한 예비샘플 IC장치를 부여하기 위해 다른 패케이지를 사용해서 탑재되는 신규 개발 IC장치의 제조방법.
  7. 신규 개발 IC장치가 단일의 기판내에 형성된 적어도 하나의 제1의 기능블럭(11A∼11C, 12A, 12B, 14)와 적어도 하나의 제2의 기능블럭(13A, 13B)를 구비하고 있고, 그 신규 개발 IC장치의 제조개시시에 있어서 상기 제1의 기능블럭의 논리설계데이타는 입수할 수 있고, 상기 제2의 기능블럭의 논리설계데이타는 새로이 개발할 필요가 있는 상황에서 상기 신규 개발 IC장치를 제조하는 방법에 있어서, 상기 제2의 기능블럭(13A, 13B)의 논리설계데이타를 준비하기 위해 제2의 기능블럭의 논리설계를 실행하는(63) 한편 반도체기판(10')내에 상기 제1의 기능블럭(11A∼11C, 12A, 12B, 14)용의 도프층 및 배선과 상기 제2의 기능블럭용의 도프층을 반도체기판내에 형성하고 그것에 의해 반완성 IC칩을 부여하는 스텝(65), 상기 제2의 기능블럭의 논리설계데이타를 준비할 수 있으면 그 제2의 기능블럭의 논리설계데이타를 사용해서 상기 FPGA를 프로그램하고, 그렇게 하는 것에 의해 예비 IC장치를 완성하는 스텝, 상기 예비 IC장치를 예비평가하는 스텝(67), 상기 예비평가종료후에 상기 제1 및 제2의 기능블럭의 논리설계데이타를 사용해서 배선패턴의 마스크설계를 실행하고, 그것에 의해 상기 IC장치를 위한 마스크설계데이타를 준비하는 스텝(69) 및 상기 마스크설계데이타를 사용해서 상기 반완성 IC칩상에 배선패턴을 형성하고, 그것에 의해 신규 개발 IC장치를 완성하는 스텝(69)를 포함하며, 상기 제2의 기능블럭용의 도프층은 필드프로그래머블 게이트어레이로 되어 있는 신규 개발 IC장치의 제조방법.
  8. 단일의 기판내에 형성된 적어도 하나의 제1의 기능블럭과 적어도 하나의 제2의 기능블럭을 구비하고 있고, 상기 제1의 기능블럭은 스탠다드셀방식의 회로를 포함하고, 상기 제2의 기능블럭은 필드프로그래머블 게이트어레이에 프로그램된 회로를 포함하는 IC장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940001095A 1993-01-26 1994-01-21 반도체집적회로의 설계방법 및 평가용 반도체집적회로(desing method of semiconductor integrated circutt and semi conductor integrated cirdutt for evaluation) KR940018898A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP5010809A JPH06224300A (ja) 1993-01-26 1993-01-26 半導体集積回路の設計方法および評価用半導体集積回路
JP93-010809 1993-01-26

Publications (1)

Publication Number Publication Date
KR940018898A true KR940018898A (ko) 1994-08-19

Family

ID=11760679

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940001095A KR940018898A (ko) 1993-01-26 1994-01-21 반도체집적회로의 설계방법 및 평가용 반도체집적회로(desing method of semiconductor integrated circutt and semi conductor integrated cirdutt for evaluation)

Country Status (3)

Country Link
EP (1) EP0609047A3 (ko)
JP (1) JPH06224300A (ko)
KR (1) KR940018898A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11854916B2 (en) 2022-02-04 2023-12-26 MakinaRocks Co., Ltd. Method for evaluating placement of semiconductor devices

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2312048B (en) * 1996-04-12 2000-08-09 Advanced Risc Mach Ltd Integrated circuit testing
JP2000311943A (ja) 1999-04-27 2000-11-07 Mitsubishi Electric Corp 半導体装置
US6614267B2 (en) 2000-12-01 2003-09-02 Kabushiki Kaisha Toshiba Electronic circuit device and hybrid integrated circuit with an ASIC and an FPGA
CN101359908B (zh) * 2005-04-29 2010-08-18 台湾积体电路制造股份有限公司 基于可编程穿越门的逻辑元件
JP6918668B2 (ja) 2017-09-29 2021-08-11 株式会社シマノ 回路モジュール、自転車用の電気コンポーネント、および、通信システム

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02192165A (ja) * 1989-01-20 1990-07-27 Nec Corp アレイ方式半導体集積回路
US5155390A (en) * 1991-07-25 1992-10-13 Motorola, Inc. Programmable block architected heterogeneous integrated circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11854916B2 (en) 2022-02-04 2023-12-26 MakinaRocks Co., Ltd. Method for evaluating placement of semiconductor devices

Also Published As

Publication number Publication date
EP0609047A2 (en) 1994-08-03
JPH06224300A (ja) 1994-08-12
EP0609047A3 (en) 1996-02-28

Similar Documents

Publication Publication Date Title
Marinissen et al. A set of benchmarks for modular testing of SOCs
KR950006957A (ko) 중첩 오차 측정 패턴을 형성하는 단계를 포함하는 반도체 장치 제조 방법
KR940018898A (ko) 반도체집적회로의 설계방법 및 평가용 반도체집적회로(desing method of semiconductor integrated circutt and semi conductor integrated cirdutt for evaluation)
US7519941B2 (en) Method of manufacturing integrated circuits using pre-made and pre-qualified exposure masks for selected blocks of circuitry
JP2573414B2 (ja) 半導体集積回路製造方法
JPH05198672A (ja) セル設計方法、及びそれを用いた半導体集積回路の製造方法
US6780745B2 (en) Semiconductor integrated circuit and method of manufacturing the same
JPH05190758A (ja) 半導体装置及びその製造方法
US20040194047A1 (en) Layout design apparatus
US6480997B1 (en) Automatic placement and routing device and method of automatic placement and routing
JP3359178B2 (ja) 半導体集積回路の配置配線方式
KR100224708B1 (ko) 조립된 칩의 웨이퍼 상의 위치 확인방법
KR920003532A (ko) 마스터 슬라이스 방식에 있어서의 반도체집적회로의 제조방법
FR2810126A1 (fr) Outil automatique d'analyse de testabilite
JPH0992698A (ja) スクリーニング方法および半導体装置
KR950015580A (ko) 테스트 패턴용 포토마스크 제작 방법
JPS6161439A (ja) マスタ−スライス型半導体集積回路装置
JPH0282647A (ja) 半導体集積回路およびその製造方法
JP3474591B2 (ja) 半導体集積回路装置の製造方法
JPS61253831A (ja) スタンダ−ドセル方式の半導体装置
JPH0120538B2 (ko)
JPH10270560A (ja) 半導体設計装置および半導体設計方法
JPS59204254A (ja) 多層配線マスタスライスｉｃの製造方法
KR0128831B1 (ko) 반도체 소자의 패턴 테스트 방법
JPH02283065A (ja) ゲートアレイ型半導体集積回路の製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid