KR940015836A - 버스 (bus) 사용권 아비트레이션 회로 - Google Patents

버스 (bus) 사용권 아비트레이션 회로 Download PDF

Info

Publication number
KR940015836A
KR940015836A KR1019920026089A KR920026089A KR940015836A KR 940015836 A KR940015836 A KR 940015836A KR 1019920026089 A KR1019920026089 A KR 1019920026089A KR 920026089 A KR920026089 A KR 920026089A KR 940015836 A KR940015836 A KR 940015836A
Authority
KR
South Korea
Prior art keywords
terminal
bus
signal
output terminal
input
Prior art date
Application number
KR1019920026089A
Other languages
English (en)
Other versions
KR950009568B1 (ko
Inventor
이재호
이숙진
김영일
김민택
최각진
백승준
Original Assignee
양승택
재단법인 한국전자통신연구소
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 양승택, 재단법인 한국전자통신연구소 filed Critical 양승택
Priority to KR1019920026089A priority Critical patent/KR950009568B1/ko
Publication of KR940015836A publication Critical patent/KR940015836A/ko
Application granted granted Critical
Publication of KR950009568B1 publication Critical patent/KR950009568B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Abstract

본 발명은 버스(BUS) 사용권의 아비트레이션 회로에 관한 것으로서, 특히 2개의 DMA 제어기 (DMAC)를 구비하는 버스사용권의 아비트레이션 회로에 관한 것이다.
본 발명은 DMAC를 내장한 CPU 칩과 LANCE 칩을 사용하는 장치에서의 버스 아비트레이션 기능을 수행하는 회로를 제공 한다.

Description

버스(BUS) 사용권 아비트레이션 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 버스 아비트레이션 회로의 세부 회로도, 제2도는 본 발명의 동작에 따른 타이밍도.

Claims (1)

  1. CPU(1)와, DMA 제어기(이하, DMA라 함)(2)와, LAN 제어기칩(이하, LANCE라 함)(3)을 구비한 장치에 적용되는 버스 사용권 아비트레이션 회로에 있어서, 상기 LANCE(3)의 버스 사용 요구 단자(HOLD*)에 입력단이 연결된 제1인버터(U7A)와, 상기 LANCE(3)의 어드레스 선택단자(AS*)에 일입력이 연결된 낸드(NAND) 게이드(U4A)와, 상기 제1인버터(U7A)의 출력단에 프리셋(PR)단이 연결되고 상기 낸드 게이트(U4A)의 출력단에 클리어(CL)단이 연결되며 출력단이 상기 LANCE(3)의 버스 사용인식 신호(HLDA*)단에 연결된 제1플립플롭(U11B)과, 상기 LANCE(3)의 버스사용 인식 신호(HLDA*)신단에 일입력이 연결되고 타입력단은 DMAC(2)의 버스사용 인식(BGACK*)신호단에 연결되고 출력단은 CPU(1)의 버스사용 인식(BGACK*)신호단에 연결된 제1앤드(AND) 게이트(U2A)와, 상기 제1인버터(U7A)의 출력단에 클럭단이 연결되고 프리셋(PR)단은 상기 LANCE(3)의 버스사용 인식신호(HLDA*)단에 연결된 제2플립플롭(U11A)과, 상기 CPU(1)의 버스 허용 신호 (BG*)단에 일입력단이 연결되고 타입력단은 상기 제2플립플롭(U11A)의 정출력단(Q)에 연결된 제1오아(OR) 게이트(U3B)와, 상기 오아게이트(U3B)의 출력단에 입력단이 연결 되고 출력단은 상기 낸드 게이트(U4A)의 타입력단에 연결된 제2인버터(U5A)와, 상기 제2플립플롭(U1A)의 정출력단(Q)에 일입력단이 연결되고 타입력단은 상기 DMAC(2)버스 요구 신호(BR*)단에 연결된 제2앤드(AND)게이트(U2B)와, 상기 제2플립플롭(U1A)의 정출력단(Q)의 반전된 출력에 일입력단이 연결되고 상기 DMAC(2)의 버스 요구 신호(BR*)단에 타입력단이 연결되고 또단른 입력단은 상기 CPU(1)의 버스 허용 신호(BG*)단에 연결되는 제2오아 게이트(U3A)와, 상기 제2오아게이트(U3A)의 출력단에 입력단이 연결되고 출력단은 상기 DMAC(2)의 버스 허용 신호(BG*)단에 연결된 드라이버(U6A)와, 상기 LANCE(3)와 버스 사용 인식 신호(HLDA*)에 입력단이 연결되고 상기 드라이버(U6A)의 제어단에 출력단이 연결된 제3인버터(U5B)를 구비한 것을 특징으로 하는 버스 아비트레이션 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920026089A 1992-12-29 1992-12-29 버스(bus) 사용권 아비트레이션 회로 KR950009568B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920026089A KR950009568B1 (ko) 1992-12-29 1992-12-29 버스(bus) 사용권 아비트레이션 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920026089A KR950009568B1 (ko) 1992-12-29 1992-12-29 버스(bus) 사용권 아비트레이션 회로

Publications (2)

Publication Number Publication Date
KR940015836A true KR940015836A (ko) 1994-07-21
KR950009568B1 KR950009568B1 (ko) 1995-08-24

Family

ID=19347221

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920026089A KR950009568B1 (ko) 1992-12-29 1992-12-29 버스(bus) 사용권 아비트레이션 회로

Country Status (1)

Country Link
KR (1) KR950009568B1 (ko)

Also Published As

Publication number Publication date
KR950009568B1 (ko) 1995-08-24

Similar Documents

Publication Publication Date Title
CA2160500A1 (en) PCI/ISA Bridge Having an Arrangement for Responding to PCI Bridge Address Parity Errors for Internal PCI Slaves in the PCI/ISA Bridge
KR960024830A (ko) 중앙 처리 장치의 버스 미사용시 전력 소모 방지 장치 및 그 방법
SE8406312L (sv) Prioritetsfordelningsanordning for datorer
KR940015836A (ko) 버스 (bus) 사용권 아비트레이션 회로
EP0811924A3 (en) Bus arbitration
KR970066791A (ko) 다중 프로세서시스템에서 시스템 버스의 클럭속도를 향상시키는 방법
KR900018800A (ko) 두개의 dmac에 대한 버스 중재회로
KR880011679A (ko) Dma 억세스 중재 장치
KR900006844A (ko) 연산제어장치의 입출력장치
KR890003024Y1 (ko) 캐쉬 메모리 제어회로
KR930018387A (ko) 인터럽트 처리장치
KR950009462A (ko) 프로세스 제어 접속기의 버스 중재회로
KR870006475A (ko) Vme버스 시스템의 인터럽트 인지회로
SU943845A1 (ru) Устройство дл регенерации динамической пам ти
KR890017620A (ko) 다중 버스 마이크로 컴퓨터 시스템
KR970012172A (ko) 멀티 마이크로 프로세서용 버스제어(bus controller)장치
KR950020180A (ko) 여러개의 버스마스타의 우선 발생순 버스 사용권 중재 회로
KR940004446A (ko) 버스 인터페이스 장치
KR960018929A (ko) 백플레인버스를 시분할방식으로 사용하기 위한 버스용 모듈
KR910012960A (ko) 홀드 에크놀리지 신호 동기화회로
KR890010724A (ko) 마이크로 프로세서간의 억세스 중재 제어 시스템
KR960025053A (ko) 피씨아이 버스의 마스터중재방법
KR930014062A (ko) Map 네트워크 접속기에서의 버스 중재 회로
JPH0314015A (ja) リセット信号生成装置
KR950023096A (ko) 시스템 버스상의 인터럽트 벡터값 전달장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20010724

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee