KR940011049B1

KR940011049B1 - 마스터/슬레이브 메모리 공유장치와 공유 제어방법

Info

Publication number: KR940011049B1
Application number: KR1019920006434A
Authority: KR
Inventors: 이중배
Original assignee: 주식회사 금성사; 이헌조
Priority date: 1992-04-17
Filing date: 1992-04-17
Publication date: 1994-11-22
Also published as: KR930022207A

Abstract

내용 없음.

Description

마스터/슬레이브 메모리 공유장치와 공유 제어방법

제 1 도는 종래의 마스터/슬레이브 DSP를 적용한 데이타 처리장치의 블록구성도.

제 2 도는 본 발명의 마스터/슬레이브 메모리 공유장치 블록구성도.

제 3a,b 도는 본 발명의 마스터/슬레이브 메모리 공유 제어방법의 플로우챠트.

* 도면의 주요부분에 대한 부호의 설명

9 : 호우스트 10 : 호우스트 인터페이스

11 : 마스터 DSP 12 : 프로그램 메모리

13 : 메모리 14-1, 14-2, 14-3, 14-4 : 슬레이브 DSP

15 : 오아게이트

본 발명은 호우스트(Host)장치와 슬레이브(Slave)장치간의 통신을 수행함에 있어 데이타 메모리를 공유하고 각 슬레이브 DSP(디지탈 신호처리 ; Digital Signal Processor)에 우선순위를 두어 데이타 메모리를 사용하는 타이밍을 제어하는 마스터(Master)/슬레이브 메모리 공유장치와 메모리 공유 제어방법에 관한 것이다.

종래의 마스터/슬레이브 디지탈 신호처리기는 제 1 도를 참조하면 제반 DSP의 제어 프로그램을 전송 제어하는 호우스트(1)와, 호우스트(1)와 마스터 DSP(3)의 인터페이스를 위한 호우스트 인터페이스(2)와, 각 슬레이브 DSP 제어를 수행하는 마스터 DSP(3)와, 마스터 DSP에 의한 제어 프로그램이 저장된 프로그램 메모리(4)와, 마스터 DSP에 의한 제어관련 정보가 저장되는 데이타 메모리(5)와, 호우스트(1)와 각 슬레이브 DSP 사이의 인터페이스를 위한 호우스트 인터페이스(6-1)(6-2)(6-3)(6-4)와, 마스터 DSP(3) 제어를 받아 각각의 해당 디지탈시호 처리를 수행하는 슬레이브 DSP(7-1)(7-2)(7-3)(7-4)와, 각 슬레이브 DSP용 데이타 메모리(8-1)(8-2)(8-3)(8-4)로 구성된 것으로 이에 의한 정보 전송제어 동작은 다음과 같다.

제 1 도를 참조하면 전원이 인가되면 호우스트(1)에서 인터페이스(2)를 통해 마스터 DSP(3)에 제어 프로그램을 다운로드(Down Load)하는데, DSP(3) 내부 프로그램 영역을 보완, 확충하기 위한 프로그램 메모리(4)를 이용하여 해당 프로그램을 다운로드 받는다. 이와같은 프로그램 다운로딩시 마스터 DSP(3)는 부트스톱(Bootstop)모드로 놓고 프로그램은 외부 프로그램 영역에 놓으며, 이어서 내부 모드로 변환되면 마스터 DSP(3)의 내부 영역과 외부 프로그램 영역으로 나뉘어 데이타 메모리(5)에 필요정보의 저장 및 해독을 병행하면서 다운로드받은 프로그램에 따른 데이타 처리를 수행한다. 이와 동일한 방법으로 호우스트(1)에서 호우스트 인터페이스(6-1)(6-2)(6-3)(6-4)를 통해 슬레이브 DSP(7-1)(7-2)(7-3)(7-4)에 슬레이브 DSP 제어 프로그램을 전송하고, 이때 슬레이브 DSP(7-1)(7-2)(7-3)(7-4) 또한 처음에 외부 메모리 모드로 셋트한 후 데이타 메모리(8-1)(8-2)(8-3)(8-4)로 프로그램을 전송하며 해당 프로그램이 수행되는 과정에서는 내부 프로그램 모드로 변환되어 부여된 각각의 기능에 따른 데이타 처리를 수행한다.

그러나 이와같은 종래의 마스터/슬레이브 디지탈신호 처리기기에 의하면 각각의 슬레이브 DSP마다 인터페이스와 데이타 메모리가 1 : 1로 필요하게 되므로 하드웨어 구성이 복잡해지고 메모리 용량이 커지며, 버스라인수가 증가되어 신호처리와 제어에 어려움이 따르는 문제점이 있었다.

본 발명은 호우스트에서 마스터 DSP를 통해 각각의 슬레이브 DSP를 1포트의 인터페이스로 제어 가능하고, 각 슬레이브 DSP에서 데이타 메모리를 마스터 DSP와 공유할 수 있도록 메모리 사용을 일정한 규칙에 입각하여 제어하므로서 회로구성을 간소화시키고 메모리 용량을 감축시키며 기기제어에 편리함을 도모할 수 있도록 한 마스터/슬레이브 메모리 공유장치와 그 제어방법을 제공함을 목적으로 하며, 이하 첨부된 도면을 참조하여 본 발명 장치의 구성부터 설명하면 다음과 같다.

즉, 제 2 도를 참조하면 본 발명의 마스터/슬레이브 메모리 공유장치는 호우스트(9)와 마스터 DSP의 데이타 전송을 위한 호우스트 인터페이스(10)와, 기기전체의 신호처리 과정을 제어하며 각 슬레이브 DSP의 데이타 요구 및 데이타 사용가능 여부를 제어하는 마스터 DSP(11)와, 마스터 DSP(11)의 프로그램 메모리 영역을 보충해주기 위한 프로그램 메모리(12)와, 마스터 DSP(11) 및 슬레이브 DSP의 데이타 저장을 위한 메모리(13)와, 슬레이브 DSP(14-1)(14-2)(14-3)(14-4)의 데이타 요구신호(DRQ)를 마스터 DSP(11)에 인터럽트 신호(INT)로 공급하는 오아게이트(15)로 구성되며, 이에 의한 메모리 공유 액세스 제어동작을 제 2 도 및 제 3 a,b 도를 참조하여 설명하면 다음과 같다.

먼저, 제 2a 도 및 제 3a 도에서와 같이 전원이 인가되면 마스터 DSP(9) 및 슬레이브 DSP(14-1)(14-2)(14-3)(14-4)를 외부 프로그램 모드로 셋팅한다. 이어서 호우스트(9)에서 호우스트 인터페이스(10)를 통해 마스터 DSP(11)에 제어 프로그램을 전송한다. 마스터 DSP(11)는 다운로드된 제어 프로그램을 프로그램 메오리 (12)에 저장하며, 프로그램 수행과 함께 내부 프로그램 모드로 변경하고, 이때 마스터 DSP(11)의 내부 프로그램 영역과 외부 프로그램 영역은 필요에 따라 프로그램 메모리(12)에 할당한다. 그 우선순위는, 사용빈도수가 높은 프로그램과 고속연산이 필요한 프로그램은 내부 프로그램 영역에 저장하고, 상대적으로 사용빈도수가 낮은 프로그램 및 저속의 연산이 수행되어도 무방한 프로그램은 외부 프로그램 영역으로 할당하여 저장한다.

한편, 마스터 DSP(11)에서 호우스트 인터페이스(10)를 통해 호우스트(9)에 슬레이브 제어 프로그램을 요청하면 호우스트(9)에서는 요청한 슬레이브 프로그램을 호우스트 인터페이스(10)를 통해 마스터 DSP(11)에 전송한다. 마스터 DSP(11)에 전송된 슬레이브 제어 프로그램은 데이타 메모리(13)의 일부영역(A)에 저장된다. 이 메모리 영역(A)은 마스터 DSP(11)에서 내부 메모리 영역으로 할당한 것이다. 이와같이하여 슬레이브 제어 프로그램이 전송된 후 해당 프로그램의 과정이 수행되면 슬레이브 DSP 1(14-1)은 내부 프로그램 모드로 변경되며, 이와같이 마스터 DSP(11)에서 호우스트(9)로 슬레이브 제어 프로그램을 요청하고 그 프로그램을 전송받아 데이타 메모리(12)에 저장하며 내부 프로그램 모드로 변경하는 일련의 과정을 다음 슬레이브 DSP 2(14-2), 슬레이브 DSP 3(14-3), 슬레이브 DSP 4(14-4)에 대하여 동일하게 수행한다. 이로써 호우스트(9)로부터 슬레이브 제어 프로그램의 전송이 완료된다. 이후 각 DSP에 다운로딩 된 제어 프로그램에 의한 데이타 메모리(13)의 공유 액세스는 공유 메모리 영역(B)을 할당하고 각각의 DSP에 우선순위를 두어 메모리 사용을 위한 데이타 요구신호(DRQ)와 사용허가를 위한 데이타 사용가능신호(DEN)를 통해 제어하게 된다.

즉, 초기에는 마스터 DSP(11)에서 데이타 메모리(13)의 공유 메모리 영역(B)을 사용하고, 각각의 슬레이브 DSP(14-1)(14-2)(14-3)(14-4)에서 데이타 메모리(13)의 영역(B)을 사용하고자 하는 경우에는 메모리 액세스를 요구하는 데이타 요구신호(DRQ)를 오아게이트(15)를 통해 마스터 DSP(11)에 공급한다. 마스터 DSP(11)는 입력된 데이타 요구신호(DRQ)를 외부 인터럽트(INT)로 해독하고, 이를 통해 슬레이브 DSP(14-1)(14-2)(14-3)(14-4)에서 메모리 사용요구가 있음을 인지한다. 일단 인터럽트가 걸리면 마스터 DSP(11)는 메모리 사용을 요구한 슬레이브 DSP를 판단하고 미리 정해둔 소정의 우선순위에 입각하여 요청한 슬레이브 DSP에 데이타 사용가능신호(DEN)를 공급해 준다. 이 경우에 마스터 DSP(11)가 인터럽트(INT)를 받게 되면 인터럽트를 디스에이블시키고, 먼저 마스터 DSP(11)에서 데이타 메모리(13)의 영역(B) 사용이 종료된 후에 메모리 사용을 요구한 슬레이브 DSP의 데이타 사용가능신호(DEN)에 해당하는 비트를 세트시켜 주므로서 해당 DSP가 데이타 메모리(13)의 공유 메모리 영역(B)을 사용할 수 있게 한다. 이때 마스터 DSP(11)는 주기적으로 인터럽트(INT)를 검색하고, 검색결과 슬레이브 DSP(14-1)(14-2)(14-3)(14-4)에서 메모리 영역(B) 사용을 위한 데이타 요구가 있으면 우선순위에 준하여 데이타 사용가능신호를 제공하고 해당 슬레이브 DSP가 데이타 메모리(13)를 액세스할 수 있도록 제어한다.

이상에서 설명한 바와같이 본 발명에 의하면 마스터 DSP에서 슬레이브 DSP의 메모리 사용요구를 우선순위에 준하여 분배시키고 데이타 메모리를 공유하여 액세스하도록 제어하므로서 메모리 용량과 인터페이스수를 감축시킬 수 있고 이에 따른 버스라인의 감소가 가능하여 회로구성의 간소화가 가능하며, 따라서 제어라인 설계에 편리를 기하고 원가절감을 기할 수 있는 효과가 있다.

Claims

호우스트(9)로부터의 마스터 DSP(11) 및 슬레이브 DSP(14-1)(14-2)(14-3)(14-4) 제어 프로그램을 전송받고 각 DSP로부터의 제반신호를 호우스트(9)측에 제공하기 위한 호우스트 인터페이스(10)와, 프로그램의 전송제어 및 각 슬레이브 DSP(14-1)(14-2)(14-3)(14-4)에 의한 메모리 사용요구를 우선순위에 준하여 중재 제어하는 마스터 DSP(11)와, 상기 마스터 DSP(11)의 데이타 저장 및 각 슬레이브 DSP(14-1)(14-2)(14-3)(14-4)의 데이타 저장이 마스터 DSP(11)의 중재에 따라 공유 액세스되는 데이타 메모리(13)와, 각각의 슬레이브 DSP(14-1)(14-2)(14-3)(14-4)로부터 메모리 액세스 요구를 마스터 DSP(11)에 인터럽트로 제공해 주는 오아게이트(15)로 구성된 마스터/슬레이브 메모리 공유장치.
제 1 항에 있어서, 상기 마스터 DSP(11)의 프로그램 메모리 영역을 보충해 주기 위한 프로그램 메모리(12)를 마스터 DSP(11)에 별도로 구비한 것을 특징으로 하는 마스터/슬레이브 메모리 공유장치.
호우스트(9)로부터 마스터 DSP(11)로 마스터 및 각각의 슬레이브 DSP(14-1)(14-2)(14-3)(14-4) 제어 프로그램을 다운로드받는 과정과, 다운로드되는 각 프로그램 수행에 요구되는 데이타 메모리(13)의 공유 액세스를 위하여 마스터 DSP(11)에서 슬레이브 DSP(14-1)(14-2)(14-3)(14-4)로부터의 메모리 액세스 요구여부를 검색하는 과정과, 메모리 액세스 요구가 있는 경우 마스터 DSP(11)측의 인터럽트를 디스에이블시킨후 요구한 슬레이브 DSP(14-1)(14-2)(14-3)(14-4)에 우선순위에 준하는 데이타 사용가능신호를 전송하여 데이타 메모리(13) 액세스를 허가하는 과정으로 이루어진 마스터/슬레이브 메모리 공유 제어방법.