KR940011028B1 - 무 스위치 고역, 저역통과 여파기형 위상기 - Google Patents
무 스위치 고역, 저역통과 여파기형 위상기 Download PDFInfo
- Publication number
- KR940011028B1 KR940011028B1 KR1019920012952A KR920012952A KR940011028B1 KR 940011028 B1 KR940011028 B1 KR 940011028B1 KR 1019920012952 A KR1019920012952 A KR 1019920012952A KR 920012952 A KR920012952 A KR 920012952A KR 940011028 B1 KR940011028 B1 KR 940011028B1
- Authority
- KR
- South Korea
- Prior art keywords
- voltage
- inductor
- conversion means
- conversion
- capacitor
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/18—Networks for phase shifting
Landscapes
- Networks Using Active Elements (AREA)
Abstract
내용 없음.
Description
제 1 도는 종래의 고역 또는 저역통과 여파기형 위상기의 회로도.
제 2 도는 본 발명에 따른 무 스위치 고역 또는 저역통과 여파기형 위상기의 회로도.
제 3 도는 저역통과 여파기형 위상기의 회로도.
제 4 도는 제 3 도에 도시된 저역통과 여파기형 위상기의 간단한 회로도.
제 5 도는 고역통과 여파기형 위상기의 회로도.
제 6 도는 제 5 도에 도시된 고역통과 여파기형 위상기의 간단한 회로도.
* 도면의 주요부분에 대한 부호의 설명
2 : 고역통과 여파기 4 : 저역통과 여파기
TR1, TR2, TR3, TR3, TR4, TR5 : MESFET L1, L2, L3 : 인덕터
C1, C2 : 고정 캐패시터
본 고안은 고역, 저역통과 여파기형 위상기에 관한 것으로서, 특히 고역, 저역통과 여파기형 위상기의 광대역 특성을 저하기키는 위상기의 스위치를 여파기 구조의 일부로 흡수한 고역, 저역통과 여파기형 위상기에 관한 것이다.
일반적으로 위상을 지연 또는 전진시키는 위상기는 여러 분야에서 다양하게 사용되고 있으며, 특히 지향을 가진 초음파 빔을 공간적으로 주사하고 그 반사파를 분석하여 대향 물체의 거리 또는 성질을 파악하는 레이다에서, 안테나계의 소자 상호간의 전류 또는 위상을 변화시켜 복사 방향이나 지향성을 고속으로 변화시킬 수 있는 위상 배열 안테나에 필수적으로 사용되고 있다.
종래의 고역, 저역통과 여파기형 위상기는 고역 또는 통과 여파기와 신호의 경로를 변환시키는 2개의 SPDT(Single-pole Double-throw)스위치로 구성된다. 여기서 저역통과 여파기는 위상 지연을 발생시키고, 고역통과 여파기는 위상 전진을 발생시킨다. 위상 전진을 발생시키는 고역통과 여파기와 위상 지연을 발생시키는 저역통과 여파기는 별도의 경로를 형성하며, SPDT 스위치는 선택적으로 신호의 경로를 변환시킨다.
고역 통과 여파기 또는 저역 통과 여파기와 선택적으로 직렬로 연결되는 이러한 SPDT스위치로 인하여 위상기의 동작 대역은 스위치의 동작 주파수 대역으로 제한될 뿐만 아니라, 또한 위상기를 구성하는데 SPDT 스위치가 상당한 면적을 차지하는 문제점이 발생된다.
따라서, 본 발명의 목적은 위상기의 동작 대역을 제한하고 위상기에서 큰 면적을 차지하는 SPDT 스위치를 여파기 구조의 일부로 흡수하여 위상기의 동작대역이 여파기 고유의 대역 특성이 되도록 하고 보다 간소한 위상기를 만드는데 있다.
본 발명에 따른 무 스위치 고역, 또는 저역통과 여파기형 위상기는 입력선(S1)과 출력선(S2)사이에 직렬로 연결된 제 1 고정 캐패시터 수단(C1), 제 1 인덕터 수단(L1), 제 2 인덕터 수단(L2) 및 제 2 고정 캐패시터 수단(C2)과, 상기 제 1 인덕터 수단(L1)과 상기 제 2 인덕터 수단(L2)사이의 접속점(N)과 접지선(L3)사이에 직렬로 연결된 제 3 인덕터 수단(L3)과, 상기 제 1 고정 캐패시터 수단(C1)과 병렬로 연결된 제 1 변환수단(TR1)과, 상기 제 1 인덕터 수단(L1) 및 상기 제 2 인덕터 수단(L2)과 병렬로 연결된 제 2 변환수단(TR2)과, 상기 제 2 고정 캐패시터 수단(C2)과 병렬로 연결된 제 3 변환수단(TR3)과, 상기 접속점(N)과 상기 제 3 인덕터 수단 사이에 직렬로 연결된 제 4 변환수단(TR4)과, 상기 제 3 인덕터 수단(L3)과 병렬로 연결된 제 5 변환수단(TR5)과, 상기 제 1 변환수단(TR1), 상기 제 3 변환수단(TR3) 및 상기 제 5변환수단(TR5)을 동일한 제어신호로 제어하는 제 1 전압단(V1)과, 상기 제 2 변환수단 및 상기 제 4 변환수단을 동일한 제어신호로 제어하는 제 2 전압단(V2)으로 이루어진다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.
제 1 도는 종래의 고역, 저역통과 여파기형 위상기를 도시한다.
이 위상기는 상측 경로상의 고역통과 여파기, 하측 경로상의 지역통과 여파기 및 각각의 여파기와 직렬로 연결된 SPDT 스위치로 구성된다. 위상기를 통과하는 신호는 소정의 제어신호에 의한 SPDT 스위치의 경로 변환에 따라서 위상 전진 또는 위상 지연이 발생된다.
상측 경로상의 고역통과 여파기(2)는 하나의 캐패시터와 2개의 인덕터로 구성된다. 캐패시터는 상측 경로상에 위치하며, 인덕터의 일단은 캐패시터 양단에 각각 접속하고 나머지 일단은 각각 접지된다. 일반적으로 인덕터는 고주파 신호를 차단하는 특성을, 캐패시터는 저주파 신호 차단 특성을 가진다. 따라서, 상측 경로의 고역 통과 여파기에서 고주파 신호는 통과하고 저주파 신호는 차단되므로 신호는 전체적으로 위상 전진 된다.
이와 달리, 하측 경로상의 저역통과 여파기(4)는 2개의 캐패시터와 하나의 인덕터로 구성되며, 인덕터는 하측 경로상에 위치하며, 2개의 캐패시터의 일단은 인덕터의 양단에 각각 접속되고 나머지 일단은 접지된다. 따라서 인덕터의 고주파 차단 특성으로 인하여 저역 통과 여파기(4)를 통과하는 신호는 저주파 신호가되며, 이로 인하여 신호는 저체적으로 위상 지연이 발생된다.
SPDT 스위치는 여파기 양단에 직렬로 연결되며, 입력되는 신호를 선택적으로 상측 경로 또는 하측 경로와 연결한다. 이러한 SPDT스위치는 스위치 자체에 주파수 대역특성이 있기 때문에 위상기의 동작 대역을 제한할 뿐만 아니라, 또한 SPDT 스위치는 각각의 여파기에 비해 상당한 면적을 차지한다.
제 2 도는 본 발명에 따른 스위치를 여파기 구조의 일부로 흡수한 고역, 저역통과 여파기형 위상기를 도시한다. 본 실시예에서 위상기는 5개의 MESFET(Metal Semiconductor Field Effect Transistor) (TR1), (TR2), (TR3), (TR4), (TR5), 3개의 인덕터(L1), (L2), (L3) 2개의 캐패시터(C1),(C2) 및 2개의 전압단(V1), (V2)으로 구성되며, MESFET의 게이트에 가해지는 직류 전압을 각각 조절하여 위상 전진 및 위상지연을 얻는다.
입력선(S1)과 출력선(S2)사이에 직렬로 연결된 고정 캐패시터(C1), 인덕터(L1), 인덕터(L2), 고정 캐패시터(C2)와 고정 캐패시터(C1), 인덕터(L1) 및 (L2), 고정 캐패시터(C2)와 각각 병렬로 연결된 MESFET (TR1), (TR2), (TR3)과, 인덕터(L1)와 인턱터(L2)간의 접속점(N)에서 분리되어 접지된 도선상의 MESFET(TR4), (TR5)과, MESFET(TR5)과 병렬로 연결된 인덕터(L3)와, MESFET(TR1), (TR3), (TR5)의 게이트 전압을 조절하는 전압단(V1)과, MESFET(TR2)(TR4)의 게이트 전압을 조절하는 전압단(V2)으로 구성된다.
MESTET은 일반적으로 MESTET의 게이트 단자에 0전압(Vg=0)걸리면 1 내지 3옴(Ω)의 미세한 저항 특성을 가지며, MESTET의 게이트 단자에 핀치 오프(pinchoff)전압의 절대치보다 큰 전압(│Vg│〉│Vpinchoff│)을 가하면 캐패시터 특성을 가진다. 본 발명은 MESTET의 이러한 특성을 이용하여 각각의 MESTET의 게이트 전압을 조절함으로써 위상 전진 또는 위상 지연을 발생시키는 고역 또는 저역통과 여파기를 구현한다.
제 3 도는 V1=0이고 │V2│〉│Vpinchoff│일 겨우, 제 2 도에 도시된 위상기의 등가회로도이다. 전술한 바와 같이, MESTET(TR1), (TR3), (TR5)의 게이트 단에 0볼트의 전압의 걸리면, 각각의 MESTET은 1내지 3온(Ω)의 저항 특성을 가지므로, MESTET(TR1), (TR3), (TR5)은 각각 저항(T11), (R13), (R15)으로 등가적으로 포시된다. MESTET(TR2), (TR4)의 게이트단에 │Vpinchoff│보다 큰 전압이 걸리면, 각각의 MESTET은 캐패시터 특성을 가지므로, MESTET(TR2), (TR4)은 각각 캐패시터(C12),(C14)로 등기적으로 표시된다.
제 3 도에 도시된 위상기 등가회로에서 저항(R11), (R13), (R15)은 1 내지 3옴의 미세한 저항이므로 그 저항값을 무시함으로써 제 3 도를 간소화된 등가회로도(제 4 도)로 나타낼 수 있다. 제 4 도의 간소화된 등가회로의 상측 경로에서 MESTET(TR2)이 변환된 변환 캐패시터(C12)는 상측 경로로 통하는 신호가 차단될 수 있도록 캐패시턴스를 아주 작게 설계해야 한다.
따라서, 신호가 전송될 수 있는 하측 경로는 하나의 저역 통과 여파기(6)를 가지며, 따라서, 하측 경로를 통과하는 신호에서 위상 지연이 발생된다.
제 5 도는 │V1│〉│Vpinchoff│이고 V2=0인 경우, 제 2 도에 도시된 위상기의 등가회로도이다. 전술한바와 같이, MESTET(TR1), (TR3), (TR5)의 게이트단에 │Vpinchoff│보다 큰 전압을 가하면, MESTET(TR1), (TR3), (TR5)는 각각 캐패시터(C11), (C13), (C15)으로 등가적으로 표시되고, MESTET(TR2), (TR4)의 게이트단에 각각 0볼트의 전압을 가하면, MESTET(TR2), (TR4)는 각각 저항(R12), (R14)로 등가적으로 표시된다.
제 5 도는 등가회로도에서 저항(R12), (R14)은 1 내지 3옴의 저항이므로 이 저항 값은 무시할 수 있고, 또한 인덕터(L1), (L2)의 리액턴스는 동일하다고 가정하면, 제 6 도에 도시된 바와 같이 간소화할 수 있다. 그리고, MESTET(TR5)의 변환 캐패시터(C15)의 캐패시턴스는 매우 작게 함으로써, 제 6 도는 하나의 고역통과 여파기를 나타낸다. 따라서, │V1│〉│Vpinchoff│이고 V2=0인 경우, 제 2 도의 도시된 위상기는 고역 통과 여파기가 되고, 이 위상길이를 통과하는 신호는 위상 전진이 발생된다.
본 발명에 따른 고역, 저역통과 여파기형 위상기는 종래의 위상기의 광대역 특성을 저하시키는 SPDT스위치를 여파기 구조의 일부로 흡수하여 고역통과 여파기, 저역통과 여파기 고유의 대역 특성을 얻을 수 있으며, 전체 위상기 회로가 차지하는 면적을 상당히 줄일 수 있는 이점이 있다.
Claims (5)
- 위상 전진 및 위상 지연을 발생시키기 위하여, 입력선(S1)과 출력선(S2)사이에 직렬로 연결된 제 1 고정 캐패시터 수단(C1), 제 1 인덕터 수단(L1), 제 2 인덕터 수단(L2) 및 제 2 고정 캐패시터 수단(C2)과, 상기 제 1 인덕터 수단(L1)과 제 2 인덕터 수단(L2) 사이의 접속점(N)과 접지선(L3)사이에 직렬로 연결된 제 3 인덕터 수단(L3)과, 상기 제 1 고정 캐패시터 수단과 병렬로 연결된 제 1 변환수단(TR1)과, 상기 제 1 인덕터 수단(L1) 및 상기 제 2 인덕터 수단(L2)과 병렬로 연결된 제 2 변환수단(TR2)과, 상기 제 2 고정 캐패시터 수단(C2)과 병렬로 연결된 제 3 변환수단(TR3)과, 상기 접속점(N)과, 상기 제 3 인덕터 수단 사이에 직렬로 연결된 제 4 변환수단(TR4)과, 상기 제 3 인덕터 수단(L3)과 병렬로 연결된 제 5 변환수단(TR5)과, 제 1 변환수단(TR1), 상기 제 3 변환수단(TR3) 및 상기 제 5 변환수단(TR5)을 동일한 제어신호로 제어하는 제 1 전압단(V1)과, 상기 제 2 변환수단 및 상기 제 4 변환수단을 동일한 제어신호로 제어하는 제 2 전압단(V2)으로 이루어진 무 스위치 고역, 저역 통과 여파기형 위상기.
- 제 1 항에 있어서, 상기 제 1 변환수단(TR1), 상기 제 2 변환수단(TR2), 상기 제 3 변환수단(TR3), 상기 제 4 변환수단(TR4), 상기 제 5 변환수단(TR5)의 제어단에 각각 0볼트의 전압이 공급되면 상기 변환 수단들은 미세한 저항 특성을 가지며, 핀치 오프전압의 절대치 보다 큰 전압이 공급되면 상기 변환 수단들은 캐패시터 특성을 가지는 무 스위치 고역, 저역 통과 여파기형 위상기.
- 제 2 항에 있어서, 상기 제 2 변환수단(TR2) 및 상기 제 5 변환수단(TR5)의 제어단에 핀치 오프 전압 이상의 전압이 공급되어 변환된 변환 캐패시터의 캐패시턴스는 매우 작게 설계되어 신호가 차단될 정도의 높은 저항을 가지는 무스위치 고역, 저역 통과 여파기형 위상기.
- 제 1 항에 있어서, 상기 제 1 전압단(V1)에 0볼트의 전압, 상기 제 2 전압단(V2)에 핀치 오프 전압의 절대치 이상의 전압을 공급할 경우, 저역통과 여파기 특성을 가지는 무 스위치 고역, 저역 통과 여파기형 위상기.
- 제 1 항에 있어서, 상기 제 1 전압단(V1)에 판치 오프 전압의 절대치 이상의 전압, 상기 제 2 전압단(V2)에 0볼트의 전압을 공급할 경우, 고역통과 여파기 특성을 가지는 무 스위치 고역, 저역통과 여파기형 위상기.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920012952A KR940011028B1 (ko) | 1992-07-21 | 1992-07-21 | 무 스위치 고역, 저역통과 여파기형 위상기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920012952A KR940011028B1 (ko) | 1992-07-21 | 1992-07-21 | 무 스위치 고역, 저역통과 여파기형 위상기 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940003171A KR940003171A (ko) | 1994-02-21 |
| KR940011028B1 true KR940011028B1 (ko) | 1994-11-22 |
Family
ID=19336669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920012952A KR940011028B1 (ko) | 1992-07-21 | 1992-07-21 | 무 스위치 고역, 저역통과 여파기형 위상기 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940011028B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018175857A (ja) * | 2017-04-20 | 2018-11-15 | 花王株式会社 | 温熱具 |
-
1992
- 1992-07-21 KR KR1019920012952A patent/KR940011028B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940003171A (ko) | 1994-02-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3982214A (en) | 180° phase shifting apparatus | |
| US7714681B2 (en) | Reconfigurable phase-shifter | |
| US5519349A (en) | Phase shifter | |
| US5039873A (en) | Microwave elements with impedance control circuits | |
| EP0732808B1 (en) | Phase shifter | |
| JP2008187661A (ja) | 移相器、ビット移相器 | |
| US4961062A (en) | Continually variable analog phase shifter | |
| US7123116B2 (en) | Phase shifter and multibit phase shifter | |
| US4963773A (en) | Low pass/high pass filter phase shifter | |
| KR100976799B1 (ko) | 위상 변위기와 그 제어 방법 | |
| US4893035A (en) | Cascaded low pass/high pass filter phase shifter system | |
| JPWO2002056467A1 (ja) | 移相器及び多ビット移相器 | |
| US5917385A (en) | Attenuator control circuit having a plurality of branches | |
| KR940011028B1 (ko) | 무 스위치 고역, 저역통과 여파기형 위상기 | |
| US6664870B2 (en) | Compact 180 degree phase shifter | |
| US7167064B2 (en) | Phase shift circuit and phase shifter | |
| JP3634223B2 (ja) | 移相器 | |
| JP3074798B2 (ja) | 移相器 | |
| JPH08213802A (ja) | 高周波スイッチ回路 | |
| JPH10200302A (ja) | 可変移相器 | |
| JP3315299B2 (ja) | マイクロ波スイッチ | |
| JPH0370380B2 (ko) | ||
| KR100273735B1 (ko) | 반도체장치의위상변위기 | |
| JP3357715B2 (ja) | マイクロ波移相器 | |
| JP2677030B2 (ja) | 半導体移相器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20081103 Year of fee payment: 15 |
|
| LAPS | Lapse due to unpaid annual fee |