KR940010375A - 인헨스먼트형/디플리션형 전계효과 트랜지스터 및 그 제조방법 - Google Patents
인헨스먼트형/디플리션형 전계효과 트랜지스터 및 그 제조방법 Download PDFInfo
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Abstract
이 발명은 인헨스먼트형/디플리션형 전계효과 트랜지스터에 관한 것으로, 〈100〉 결정방향을 갖는 화합물 반도체 기판상에 1회의 이온주입으로 형성된 채널층상에 V-그로브형으로 게이트 구조를 형성함으로써 종래의 플레너형 게이트 구에 비해 제조공정 이 간단하고, V-그로브의 게이트 구조에 의한 고속동작하는 인헨스먼트형/디플리션형 전계효과 트랜지스터를 실현할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도 (A) 내지 (E)는 이 발명의 실시예에 따른 인헨스먼트형/디플리션형 전계효과 트랜지스터의 제조 공정도,
제3도는 이 발명의 실시예에 따른 인헨스먼트형/디플리션형 전계효과 트랜지스터의 브이-그로브 게이트 구조를 나타낸 확대 단면도이다.
Claims (12)
- 〈100〉 결정방향을 갖는 화합물 반도체 기판과, 상기 기판상에 그 폭과 깊이가 다른 제1 및 제2V-그로브가 각각 형성된 제1채널층 및 제2채널층과, 상기 제1채널층 및 제2채널층 각각의 양측에 형성된 제1 및 제2소스, 드레인 영역과, 상기 제1 및 제2V-그로브상에 각각 형성되는 제1 및 제2게이트 전극과, 상기 제1 및 제2소스, 드레인 영역상에 형성된 소스, 드레인 전극과, 상기 제1및 제2소스, 드레인 전극을 전기적으로 배선하는 배선메탈을 포함하는 것을 특징으로 하는 인헨스먼트형/디플리션형 전계효과 트랜지스터.
- 제1항에 있어서, 상기 화합물 반도체 기판은 반절연성의 GaAs, InP중 어느 하나로 형성된 것을 특징으로하는 인헨스먼트형/디플리션형 전계효과 트랜지스터.
- 제1항에 있어서, 상기 제1채널층. 상기 제1V-그로브, 상기 제1게이트 전극, 상기 제1소스, 드레인 영역 및 제1소스, 드레인 전극은 인헨스먼트형 전결효과 트랜지스터를 구성하고, 상기 제2채널층, 상기 제2V-그로브, 상기 제2게이트 전극, 상기 제2소스, 드레인 영역 및 제2소스, 드레인 전극은 디플리션형 트랜지스터를 구성하는 것을 특징으로 하는 인헨스먼트형/디플리션형 전계효과 트랜지스터.
- 제1항 또는 제2항 중 어느 한 항에 있어서, 상기 제1채널층의 폭 및 깊이가 상기 제2채널층의 폭 및 깊이보다 더 크게 형성된 것을 특징으로 하는 인헨스먼트형/디플리션형 전계효과 트랜지스터.
- 〈100〉 결정방향을 갖는 화합물 반도체 기판상에 버퍼용 실리콘 질화막을 형성하고, 그 위에 포토레지스터를 도포하여 인헨스먼트영역 및 디플리션 영역을 정의하는 개구부론 형성하는 공정과, 상기 개구부로 이온주입하여 상기 인헨스먼트 영역 및 디플리션 영역의 각각에 제1 및 제2채널층을 형성하는 공정과, 상기 포토레지스터를 제거하고 제차 포토 마스크를 형성하고 이온주입하여 상기 제1 및 제2체널층 각각의 양쪽에 제1 및 제2소스, 드레인 영역을 형성하는 공정과, 상기 포토마스크 및 버퍼용 실리콘 질화막을 제거하고 기관 전면에 또다시 실리콘질화막을 형성하고 어닐링하는 공정과, 이중 포토공정을 이용한 리프트 오프 공정으로 상기 제1 및 제2소스, 드레인영역상에 제1 및 제2소스, 드레인 전극을 형성하는 공정과, 게이트전극이 형성된 부분에 실리콘 질화막을 개구하고 습식식각하여 상기 제1채널층 및 제2채널층의 각각에 제1V-그로브 및 제2V-그로브를 형성하는 공정과, 리프트 오프 공정으로 상기 제1 및 제2V-그로브상에 게이트 전극를 형성함과 동시에 상기 제1 및 제2소스, 드레인 전극을 전기적으로 배선하는 배선메탈을 형성하는 공정을 포함하는 것을 특징으로 하는 인헨스먼트형/디를리션형 전계효과 트랜지스터의 제조방법.
- 제5항에 있어서, 상기 화합물 반도체 기판을 반절연성의 GaAs, InP중 어느 하나로 형성하는 것을 특징으로하는 인헨스먼트형/디플리션형 전계효과 트랜지스터의 제조방법.
- 제5항에 있어서, 상기 제1체널층 및 제2채널층은 Si이온을 주입하여 n형으로 형성하는 것을 특징으로 하는 인헨스먼트형/디플리션형 전계효과 트랜지스터의 제조방법.
- 제5항에 있어서, 이온주입 조건은 주입 에너지를 40-150KeV로 하고 도조량은 1012∼1013㎝-2으로 형성하는 것을 특징으로 하는 인헨스먼트형/디플리션형 전계효과 트랜지스터의 제조방법.
- 제5항에 있어서, 상기 제1 및 제2V-그로브 에칭공정은 Hcl;H2O2;H2O+1 : 1 : 9의 에천트로 실시하는 것을 특징으로 하는 인헨스먼트형/디플리션형 전계효과 트랜지스터의 제조방법.
- 제5항에 있어서, 상기 제1및 제2V-그로브의 폭 및 깊이의 결정은 인헨스먼트영역(E) 및 디플리션 영역(D)의 상기 실리콘 질화막의 에칭 개구부의 폭에 따라 결정되는 것을 특징으로 하는 인헨스먼트형/디플리션형 전계효과 트랜지스터의 제조방법.
- 제5항에 있어서, 상기 제1V-그로브의 폭 및 깊이는 가기 제2V-그로브의 폭 및 깊이 보다 더 크게 형성하는 것을 특징으로 하는 인헨스먼드형/디플리션형 전계효과 트랜지스터의 제조방법.
- 제5항에 있어서, 상기 게이트 전극과 배선매탈의 재료는 동일 물질로 형성하는 것은 특징으로 하는 인헨스먼트형/디플리선형 전계효과 트랜지스터의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| KR940010375A true KR940010375A (ko) | 1994-05-26 |
| KR950005490B1 KR950005490B1 (ko) | 1995-05-24 |
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| KR (1) | KR950005490B1 (ko) |
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1992
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| Publication number | Publication date |
|---|---|
| KR950005490B1 (ko) | 1995-05-24 |
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