KR940008341B1 - 반도체장치의 패키지 - Google Patents

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KR940008341B1 KR1019900018101A KR900018101A KR940008341B1 KR 940008341 B1 KR940008341 B1 KR 940008341B1 KR 1019900018101 A KR1019900018101 A KR 1019900018101A KR 900018101 A KR900018101 A KR 900018101A KR 940008341 B1 KR940008341 B1 KR 940008341B1
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노부타카 마츠오카
요시오 야마모토
분시로 야마키
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체장치의 패키지
제1도는 본 발명의 제1실시예에 따른 반도체장치의 패키지의 구성을 나타낸 평면도.
제2도는 본 발명의 제2실시예에 따른 반도체장치의 패키지의 구성을 나타낸 평면도.
제3도는 제1도의 반도체장치의 패키지에 더블밸런스드 믹서회로(double balanced mixer circuit)를 내장시킨 구성을 나타낸 개략적 평면도.
제4도 내지 제8도는 각각 본 발명의 제3 내지 제7실시예에 따른 반도체장치의 패키지의 구성을 나타낸 평면도.
제9도는 종래의 반도체장치의 패키지의 구성을 나타낸 평면도.
제10도는 더블밸런스드 믹서회로의 회로구성도.
제11도는 제9도의 반도체장치의 패키지에 제11도의 더블밸런스드 믹서회로를 내장시킨 구성을 나타낸 개략적 평면도.
제12도는 종래의 반도체장치의 패키지에서의 다이오드단자간 용량과 동작한계주파수의 관계를 나타낸 그래프이다.
* 도면의 주요부분에 대한 부호의 설명
151, 152, 153, 154: 다이오드 20 : 기판
21a, 21b, 21c, 21d, 21e, 21f, 21g, 22, 25a, 25b, 25c, 25d, 25e, 25f, 26a, 26b, 33a, 33b, 33c, 33d, 33e, 33f, 33g, 34 : 리이드부재
33a1, 33b1, 33c1, 33d1, 33e1, 33f1, 33g1: 내부리이드부
33a2, 33b2, 33c2, 33d2, 33e2, 33f2, 33g2: 외부리이드부
23, 27, 36 : 회로부
241, 242, 281, 282, 351, 352, 401, 402: 차폐부
[산업상의 이용분야]
본 발명은 반도체장치에 관한 것으로, 특히 고주파용 패키지의 기생용량을 개선한 반도체장치의 패키지에 관한 것이다.
[종래의 기술 및 그 문제점]
종래부터 사용되고 있는 반도체장치에 있어서, 예컨대 IC의 패키지는 소정형상의 몰드상에 리이드부재, 회로부 등을 설치하고 있다. 제9도는 종래의 반도체장치의 패키지의 구성을 나타낸 것으로, 몰드의 기판(11)상에 도시된 형상의 리이드부재(12a, 12b, 12c, 12d, 12e, 12f)와 리이드부재(13a, 13b)를 갖춘 회로부(14)가 설치되어 있다. 이와 같이 리이드부재 등을 설치한 패키지에, 예컨대 제10도에 나타낸 더블밸런스드 믹서회로(double balanced mixer circuit)가 내장되는 것으로 한다. 이 더블밸런스드 믹서회로는 다이오드(151, 152, 153, 154), 콘덴서(161, 162), 저항(171, 172) 및 인덕턴스(18, 19) 등에 의해 도시된 바와 같이 구성된다.
그리고, 이와 같이 구성된 더블밸런스드 믹서회로를 상술한 패키지에 내장시키면, 제11도에 나타낸 바와 같이 된다. 즉, 다이오드(151, 152, 153, 154)를 회로부(14)에 내장시키고, 이들 다이오드(151, 152, 153, 154)의 양단간의 노드와 각 리이드부재(12a, 12b, 12c, 12d, 12e, 12f)를 접속한 구성으로 되어 있다.
그렇지만, 상술한 바와 같은 구성의 패키지에 있어서, 다이오드의 단자간 용량은, 예컨대 0.1pF로, 패키지에 의한 기생용량 때문에 그 이상 작게 하는 것은 곤란하였다.
이 때문에, 제11도의 패키지에 있어서 리이드부재(13a)를 접지하여 상기 기생용량을 개선하려고 하면, 다음과 같은 결과가 생긴다. 즉, 다이오드(152)의 양단간인 리이드부재(12b)와 리이드부재(12d)간 및 다이오드(153)의 양단간인 리이드부재(12a)와 리이드부재(12e)같은, 쉴드효과(shield effect)에 의해 다이오드의 칩고유의 용량과 같은 정도로까지 작게 할 수 있다. 그렇지만, 리이드부재(12a)와 리이드부재(12c)간 및 리이드부재(12b)와 리이드부재(12f)간에 있어서는, 기생용량을 감소시킬 수 없었다. 따라서, 다이오드간의 용량편차가 커지는 현상이 생긴다.
또, 상술한 더블밸런스드 믹서회로에 있어서, 다이오드의 용량과 그 회로의 동작한계주파수와의 관계를 표시하면, 제12도에 나타낸 바와 같이 된다. 이에 따르면, 다이오드용량이 감소하면 동작한계주파수가 상승하고, 반대로 다이오드용량이 상승하면 동작한계주파수가 낮아지도록 되어 있다. 따라서, 상술한 종래의 기술에 따른 반도체장치에서는, 그 용량이 증대하거나, 혹은 용량편차가 커져서, 제10도와 같이 더블밸런스드 믹서회로에 사용하는 것은 곤란하였다. 더욱이, 상기 용량편차는 패키지에 기인하는 것이기 때문에, 특성이 맞춰진 복수의 반도체소자를 패키지에 내장시키는 경우, 이 용량편차를 개선하는 것은 곤란하였다.
[발명의 목적]
본 발명은 상기와 같은 문제점을 해결하기 위해 발명된 것으로, 복수의 반도체소자를 패키지에 내장시킨 반도체장치의 단자간 용량의 저감 및 용량편차를 개선할 수 있는 반도체장치의 패키지를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명은, 적어도 3개의 외부단자가 제1방향으로 연장설치되고, 이 제1방향에 대향한 제2방향으로 적어도 3개의 외부단자가 연장설치된 반도체장치의 패키지에 있어서, 상기 외부단자중 1개는 상기 제1방향 및 제2방향에 대해 수직방향으로 연장설치되고, 상기 제1방향으로 연장설치된 다른 외부단자와 상기 제2방향으로 연장설치된 다른 외부단자를 차폐하는 제1차폐부와, 상기 제1방향으로 연장설치된 다른 외부단자의 상호간을 차폐하는 제2차폐부 및, 상기 제2방향으로 연장설치된 다른 외부단자의 상호간을 차폐하는 제3차폐부를 갖춘 것을 특징으로 한다.
(작용)
본 발명에 따른 반도체장치의 패키지는, 적어도 6개의 외부단자를 갖추고 있고, 그중 3개씩의 외부단자가 서로 대향하여 연장설치되어 있다. 그리고, 상기 외부단자의 적어도 1개가 접지용 단자로 되는 것으로, 이 접지용 외부단자는 다른 대향하는 외부단자간을 차폐하도록 차폐부를 갖추어 설치되어 있다. 이에 따라, 단자간의 용량편차가 개선된 반도체장치의 패키지를 실현할 수 있게 된다.
[실시예]
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 한편, 동실시예에 있어서, 전술한 종래예와 같은 부분에는 동일한 참조부호를 붙이고, 그 설명은 생략한다.
제1도는 본 발명의 제1실시예에 따른 반도체장치의 패키지의 구성을 나타낸 것으로, 1단자 지지형의 패키지를 나타낸 것이다. 이 제1도에 있어서, 몰드의 기판(20)상에는 도시된 형상의 리이드부재(21a, 21b, 21c, 21d, 21e, 21f, 21g)와 리이드부재(22)를 갖춘 회로부(23)가 배치되어 있다. 즉, 회로부(23)와 직접 접속하고 있는 리이드부재는 1개뿐이다. 이들 리이드부재는 예컨대 철, 니켈, 구리 등에 의해 구성되어 있다. 또, 회로부(23)는 리이드부재(21a)와 리이드부재(21d), 리이드부재(21c) 와 리이드부재(21g)를 각각 차폐하도록 형성한 차폐부(241, 242)를 갖추고 있다. 즉, 리이드부재(21a)와 리이드부재(21d), 리이드부재(21c)와 리이드부재(21g)와 같이, 대향하는 단자간에 차폐부(241, 242)가 삽입된 것처럼 구성되어 있다.
또, 제2도는 본 발명의 제2실시예에 따른 반도체장치의 패키지의 구성을 나타낸 것으로, 2단자 지지형의 것이다. 이 제2실시예에서는, 회로부와 직접 접속하고 있는 리이드부재를 2개로 하고 있다. 즉, 몰드의 기판(20)상에 도시된 형상의 리이드부재(25a, 25b, 25c, 25d, 25e, 25f)와 리이드부재(26a, 26b)를 갖춘 회로부(27)가 배치되어 있다. 그리고, 회로부(27)에는 대향하는 리이드부재(25a)와 리이드부재(25c), 리이드부재(25b)와 리이드부재(25f)를 각각 차폐하도록 형성한 차폐부(281, 282)가 형성되어 있다. 상기 회로부(27)와 리이드부재(26a, 26b)와 같이 2단자 지지의 패키지에서는, 제1도의 패키지에 비해 반도체장치의 좌우대칭화와 수지밀봉이전의 리이드부재의 강도를 증가시키고 있다.
이 패키지에 실제로 더블밸런스드 믹서회로를 내장시키면, 제3도에 나타낸 바와 같이 된다. 즉, 1칩내에 내장된 4개의 다이오드(151, 152, 153, 154)가 회로부(27)에 설치된다. 그리고, 이들 다이오드(151, 152, 153, 154)의 양단은 각각의 리이드부재에 접속된다.
이 상태에서 리이드부재(26a) 또는 리이드부재(26b)를 접지시키면, 다이오드(151)를 매개로 한 리이드부재(25b)와 리이드부재(25f)간, 다이오드(152)를 매개로 한 리이드부재(25b)와 리이드부재(25d)간, 다이오드(153)를 매개로 한 리이드부재(25a)와 리이드부재(25e)간, 그리고 다이오드(154)를 매개로 한 리이드부재(25a)와 리이드부재(25c)간의 각각의 단자간 용량은 칩고유의 용량까지 저감시킬 수 있다. 이것은, 리이드부재(26a) 또는 리이드부재(26b)를 접지시킴으로써, 회로부(27)의 외측에 형성된 차폐부(281, 282)도 접지상태로 된다. 이에 따라, 리이드부재(25b)와 리이드부재(25f)간 및 리이드부재(25a)와 리이드부재(25c)간이 차폐되어 그들 단자간에 발생한 용량을 무시할 수 있다. 따라서, 반도체장치의 용량편차를 실질적으로 없앨수 있게 되는 것이다.
이와 같이, 대향하는 리이드부재간에 차폐부를 설치함으로써, 이 대향하는 리이드부재의 단자간 기생용량을 개선할 수 있다. 이에 따라, 다른 단자간 용량과의 용량편차를 없앨 수 있게 된다.
또, 제4도는 본 발명의 제3실시예에 따른 반도체장치의 패키지의 구성을 나타낸 것이다. 이 제4도의 패키지는, 1단자 지지형으로, 기판(20)상에 리이드부재(29a, 29b, 29c, 29d, 29e, 29f, 29g)와 리이드부재(30) 및 차폐부(31)를 갖춘 회로부(32)가 설치된 구성으로 되어 있다. 이 경우, 접지용 단자는 리이드부재(30)이다. 그리고, 상기 차폐부(31)는 대향하는 리이드부재(29a, 29d) 사이에 설치되어 이것을 차폐하도록 되어 있다. 이러한 구성의 반도체장치에 있어서도, 대향하는 리이드부재간을 차폐부에 의해 차폐하고 있으므로, 상술한 실시예와 마찬가지로 용량편차를 개선할 수 있게 된다.
더욱이, 제5도는 본 발명의 제4실시예에 따른 반도체장치의 패키지의 구성을 나타낸 것이다. 이 제5도의 패키지는, 제4도의 패키지에 있어서 접지용 단자로 되는 리이드부재 이외의 모든 리이드부재 사이에 차폐부를 설치한 것이다. 즉, 기판(20)상에 리이드부재(29a, 29b, 29c, 29d, 29e, 29f, 29g)와 접지용 단자로 되는 리이드부재(30)를 갖춘 회로부(32')가 설치된 구성으로 되어 있다. 그리고, 상기 회로부(32')에는 리이드부재(29a, 29d)간에 설치된 차폐부(31) 외에, 리이드부재(29a, 29b)간에 차폐부(311), 리이드부재(29b, 29c)간에 차폐부(312), 리이드부재(29d, 29e)간에 차폐부(313), 리이드부재(29e, 29f)간에 차폐부(314), 그리고 리이드부재(29f, 29g)간에 차폐부(315)가 형성되어 있다. 이렇게 하여, 리이드부재간이 모두 차폐부에 의해 차폐되어 있으므로, 상술한 실시예와 마찬가지로 용량편차를 개선할 수 있게 되는 것이다.
그런데, 상술한 제1 내지 제4실시예에서는, 차폐부는 회로부로부터 연장설치하여(도면에서는 횡방향으로) 형성되어 있다. 이와 같이, 연장설치하여 형성된 차폐부는, 소정의 길이를 넘으면 그 조립공정에 있어서 그 프레임의 휘어짐 등이 발생할 우려가 있다. 이러한 경우, 상기 프레임의 휘어짐에 의한 패키지의 손상 등, 반도체장치의 문제점이 발생하여 수율을 저하시키는 요인으로 된다.
따라서, 이들 요인을 없애기 위해 더 개선된 반도체장치를 이하에 설명한다.
제6도는 본 발명의 제5실시예에 따른 반도체장치의 패키지의 구성을 나타낸 것으로, 1단자 지지형의 것이다. 이 제6도에 있어서, 기판(20)상에 리이드부재(33a, 33b, 33c, 33d, 33e, 33f, 33g)와 접지용 단자인 리이드부재(34) 및 차폐부(351, 352)를 갖춘 회로부(36)가 설치된 구성으로 되어 있다. 여기에서, 접지용 단자 이외의 리이드부재(33a, 33b, 33c, 33d, 33e, 33f, 33g)는 통상 내부리이드부(33a1, 33b1, 33c1, 33d1, 33e1, 33f1, 33g1)와 외부리이드부(33a2, 33b2, 33c2, 33d2, 33e2, 33f2, 33g2)로 구성되어 있다. 그리고 이 경우, 외측에 배열되어 있는 리이드부재(33a, 33c, 33d, 33g)의 각 내부리이드부(33a1, 33c1, 33d1, 33g1)는 도시된 형상으로 절제(切除)하고, 또 차폐부(351, 352)도 상술한 제1 내지 제5도의 차폐부와 비교하여 짧게 형성하고 있다.2
즉, 차폐부(351, 352)를 짧게, 예컨대 외측의 리이드부재(33a, 33c, 33d, 33g)의 외부리이드부(33a2, 33c2, 33d2, 33g2)의 외측의 부분까지로 한다. 그리고, 이것에 대응시켜 각 내부리이드부(33a1, 33c2, 33d1, 33g1)를 제6도에 나타낸 바와 같이(제6도에 있어서 외측을 비스듬하게) 테이퍼 등으로 절단한다. 이와 같이 내부리이드부(33a1, 33c1, 33d1, 33g1)를 절제하면, 차폐부(351, 352)에 의해 발생한 쉴드효과를 손상시키는 일이 없다.
또, 상기 내부리이드부의 절제에 의한 대향하는 리이드부재간의 기생용량은 거의 변화하지 않는다.
이와 같이, 차폐부 및 리이드부재의 일부를 절제함으로써, 상술한 실시예와 마찬가지로 용량편차를 개선할 수 있게 됨과 더불어, 프레임의 휘어짐에 의한 패키지의 손상 등, 반도체장치의 문제가 발생하여 수율을 저하시키는 것을 방지할 수 있게 된다.
제7도는 본 발명의 제6실시예에 따른 반도체장치의 패키지의 구성을 나타낸 것으로, 2단자 지지형의 것이다. 이 제6실시예에서는, 회로부와 직접 접속하고 있는 리이드부재를 2개로 하고 있다. 즉, 몰드의 기판(20)상에 도시된 형상의 리이드부재(37a, 37b, 37c, 37d, 37e, 37f)와 리이드부재(38a, 38b)를 갖춘 회로부(39)가 설치되어 있다. 그리고, 회로부(39)에는 대향하는 리이드부재(37a)와 리이드부재(37c), 리이드부재(37b)와 리이드부재(37f)를 각각 차폐하도록 차폐부(401, 402)가 형성되어 있다. 그리고, 이들 차폐부(401, 402)와 리이드부재(37a, 37b, 37c, 37f)의 내부리이드부(37a1, 37b1, 37c1, 37f1)는 제6도의 패키지와 동일한 형상으로 구성되어 있다. 또한, 이 2단자 지지형의 패키지에서는, 제6도의 패키지에 비해 반도체장치의 좌우 대칭화와 수지밀봉이전의 리이드부재의 강도를 증가시키고 있다.
더욱이, 제8도는 본 발명의 제7실시예에 따른 반도체장치의 패키지의 구성을 나타낸 것이다. 이 제7실시예는, 상술한 제5실시예에서의 리이드부재의 내부리이드부의 형태를 다르게 한 것이다. 즉, 리이드부재(41a, 41b, 41c, 41d, 41e, 41f)가 기판(20)상에 설치되어 있고, 그중 리이드부재(41a, 41b, 41c, 41f)의 내부리이드부(41a1, 41b1, 41c1, 41f1)는 제8도에 있어서 그 외측이 차폐부(401, 402)의 길이에 따른 직사각형모양으로 절제된 형상으로 되어 있다. 그 이외의 부분의 구성은 상술한 제5실시예와 같으므로, 여기에서는 설명을 생략한다.
이와 같이하여, 차폐부를 대향하는 리이드부재 사시에 설치함과 더불어 이 차폐부 및 리이드부재의 일부를 절제함으로써, 그 용량편차를 개선할 수 있게 됨과 더불어, 프레임의 휘어짐에 의한 패키지의 손상 등, 반도체장치의 문제가 발생하여 수율을 저하시키는 것을 방지할 수 있게 된다.
한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상에서 설명한 바와 같이 본 발명에 의하면, 복수의 반도체소자를 패키지에 내장시킨 반도체장치의 단자간 용량의 저감 및 용량편차를 개선할 수 있는 반도체장치의 패키지를 제공할 수 있게 된다.

Claims (2)

  1. 적어도 3개의 외부단자가 제1방향으로 연장설치되고, 이 제1방향에 대향한 제2방향으로 적어도 3개의 외부단자가 연장설치된 반도체장치의 패키지에 있어서, 상기한 외부단자중 1개는 상기 제1방향 및 제2방향에 대해 수직방향으로 연장설치되고, 상기 제1방향으로 연장설치된 다른 외부단자와 상기 제2방향으로 연장설치된 다른 외부단자를 차폐하는 제1차폐부(31)와, 상기 제1방향으로 연장설치된 다른 외부단자의 상호간을 차폐하는 제2차폐부(311, 312) 및, 상기 제2방향으로 연장설치된 다른 외부단자의 상호간을 차폐하는 제3차폐부(313, 314, 315)를 갖춘 것을 특징으로 하는 반도체장치의 패키지.
  2. 적어도 3개의 외부단자가 제1방향으로 연장설치되고, 이 제1방향에 대향한 제2방향으로 적어도 3개의 외부단자가 연장설치된 반도체장치의 패키지에 있어서, 상기 외부단자중 1개는 상기 제1방향 및 제2방향에 대해 수직한 제3방향으로 연장설치되고, 상기 제1방향으로 연장설치된 다른 외부단자와 상기 제2방방향으로 연장설치된 다른 외부단자를 차폐하는 제1차폐부(351, 401)와, 상기 제1방향 및 제2방향에 대해 수직하면서 상기 제3방향에 대향한 제4방향으로 연장설치되어 상기 제1방향으로 연장설치된 다른 외부단자와 상기 제2방향으로 연장설치된 다른 외부단자를 차폐하는 제2차폐부(352, 402)를 갖추고, 상기 제1차폐부 및 상기 제2차폐부를 갖추고 있지 않은 외부단자의 서로 대향하는 대향면은, 상기 제3 및 제4방향으로 연장설치되는 상기 차폐부에 의해 차폐되고 잇지 않은 부분의 제1방향 또는 제2방향의 길이가 상기 차폐부에 의해 차폐되고 있는 부분의 제1방향 또는 제2방향의 길이에 비해 짧게 된 것을 특징으로 하는 반도체장치의 패키지.
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