KR940006626B1 - 비표준 비데오 신호 검출기 - Google Patents

비표준 비데오 신호 검출기 Download PDF

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KR940006626B1 KR1019860000731A KR860000731A KR940006626B1 KR 940006626 B1 KR940006626 B1 KR 940006626B1 KR 1019860000731 A KR1019860000731 A KR 1019860000731A KR 860000731 A KR860000731 A KR 860000731A KR 940006626 B1 KR940006626 B1 KR 940006626B1
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에드가 셉 월터
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알 씨 에이 라이센싱 코포레이션
글렌 에이취. 브르스틀
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Abstract

내용 없음.

Description

비표준 비데오 신호 검출기
제 1 도는 본 발명의 실시예를 구체화하는 디지탈 텔레비젼 신호처리용 시스템부에 대한 블록선도.
제 2 도는 제 1 도에서 도시된 실시예에서 사용하기에 적합한 회로장치를 도시한 블록선도.
제 3 도는 제 2 도에서 도시된 회로장치에서 사용될 될 수 있는 디지탈 재트리거식 단안정 멀티바이브레이터의 블록선도.
제 4a 도는 제 1 도의 시스템에서 신호처리기 기능을 수행하는데 적합한 적응 코움 필터를 도시하는 블록선도.
제 4b 도는 제 1 도에서 도시된 시스템에서 신호처리기능을 수행하는데 교체로 적하한 반복식 잡음 감소용 필터를 도시한 블록선도.
* 도면의 주요부분에 대한 부호의 설명
10 : 합성 비데오 신호원 12 : 아나로그/디지탈 변환기
16 : 동기 분리기 회로 20 : 수평 위상 고정 루프
21 : 지연소자 22 : 비표준 신호 검출기
26 : 휘도/색도 처리기 210 : 프로그램식 하향 계수기
216 : 단안정 멀티바이브레터 220 : 분주기
222 : 플립플롭 414, 416, 450 : 멀티플렉서
458 : 프레임 기억장치 452, 460 : 샘플 스케일러
462 : 휘도/색도 분리용 필터
본 발명은 필드가 프레임 메모리를 포함하는 비데오 신호 처리용 회로에서 유용한 비표준 비데오 신호 검출용 장치에 관한 것이다.
필드 및 프레임 기억 메모리는 코움필터, 순차주사 시스템 및 일시적 잡음 감소 시스템과 같은 비데오 신호 처리용 시스템에서 사용될 수 있다. 이들 시스템 각각에서, 필드가 프레임 시간으로 분리된 샘플이 조합되어 처리된 샘플을 발생한다. 이들 시스템은 일반적으로 필드간 또는 프레임간에 서로 잘 관련된 신호에 대해서 동작하도록 설계되어 있다. 인터필드 운동과 비교준원에 의해 신호가 발생되기 때문에 비데오 신호가 서로 잘 관련되지 않을 때는, 필드나 프레임 메모리 신호 처리기의 수행을 떨어질 수가 있다.
상호관련 결핍이 발견될때는 필드나 프레임 처리를 적어도 부분적으로 무효로 하여 재생된 영상의 강등을 최소로 하는 것이 바람직하다. 예를들어, 다수의 프레임 메모리 신호 처리용 시스템은 움직이는 물체를 표시하는 영상부에 대해 프레임 메모리 처리 단계를 변형시키거나 회피하는 운동검출기를 포함하고 있다.
상술된 바와같이, 비표준원으로부터 나온 신호나 비표준 신호는 필드간 또는 프레임간에 상호 관련이 미약하다. 본 출원에서 사용된 비표준 신호란 용어는 색도 부반송파 주파수 fsc와 수평라인 주파수 fH의 비가 규정된 표준에서 상당히 벗어나는 색 비데오 신호를 의미한다. 이러한 비는 디지탈 텔레비젼 수상기와 같은 샘플된 데이타 비데오 신호 처리용 시스템에서는 중요하다. 이들 시스템에서, 샘플링 속도는 통상 fsc의 배율이 되게 택해져 특정한 비데오 신호 표준에 의해 지시된 신호 상호 관련을 이용한다. 예를들어, NTSC 표준에서, 주파수 fsc는 라인 주파수 fH의 절반의 제455번째 고조파이다. fsc가 절반 fH의 고조파이므로, 라인간 및 프레임간의 색도 신호에는 180°이상이 있는 반면에 휘도 신호 성분에는 이상이 존재하지 않는다. 이러한 관계는 프레임 및 라인 코움필터에 의해 이용되어 합성 비데오 신호의 휘도 및 색도 성분을 분리시킨다. 4fsc 속도로 채택된 합성 비데오 샘플이 한 라인 시간 또는 한 프레임 시간만큼 지연된 샘플에서 감산될때, 샘플의 휘도 성분은 단지 색도 성분만을 남겨놓고 상쇄되며, 동일하게 한 라인 시간 또는 한 프레임 시간만큼 분리된 샘플이 가산되면, 색도성분은 단지 휘도성분말을 남겨 놓고 상쇄된다. 프레임 코움필터가 유효하기 위해서는, 두 프레임으로부터 나온 샘플은 근접하게 정렬되어 진다. 만일 정렬되지 않은 샘플이 코움 필터에 인가되면, 샘플의 휘도 및 색도 성분은 비상관되며, 따라서 코움필터는 왜곡된 색도 및 휘도 선호를 발생할 수도 있다.
필드간 또는 프레임간의 샘플 오정렬은 또한 다른형의 필드나 프레임 메모리 신호 처리기에서도 문제가 될 수 있다. 예를들면, 어떠한 비데오 게임 및 개인용 컴퓨터에서와 같이, fsc와 fH의 평균비가 표준비와 일치하지 않을때, 필드간에서 영상이 일그러질 수가 있다. 이러한 일그러짐으로 인하여 필드 순차 주사 시스템은 고르지 않은 영상을 표시하게 되고 반복식 잡음 감소용 필터에 의해 처리된 신호에서 수평 영상 해상도의 균일성 손실을 가져올 수 있다.
그러나 오정렬의 문제점은 순시비가 라인간에서 상당히 변화한다면 PLL와 fH의 평균비가 표준비와 일치한다고 하더라도 나타날 수 있다. 예를들면, 비데오 테이프 레코더(VTR'S) 및 비데오 디스크 플레이어에서 라인 주파수 fH는 테이프나 디스크의 속도에 의해 결정되는 반면에 부반송파 주파수 fsc는 압전수정에 의해 결정된다. 테이프나 디스크에서의 불완전으로 인하여, HF는 라인간에서 상당히 변화하는 반면에 fsc는 비교적 고정상태로 남아 있는다. fsc와 fH의 비에서의 이러한 변화는 프레임 또는 필드코움필터에 의해 처리된 영상에서 물체의 엣지상에서 왜곡을 발생시킬 수 있으며, 일시적 잡음 감소용 시스템의 수평해상도를 무작위로 저하시키며, 순차 주사 시스템이 고르지 못한 영상을 표시하게 만들 수 있다.
표준에 근접하게 적합한 반송 신호 및 유선 텔레비젼 신호와, 비표준 비데오 게임이나 개인용 컴퓨터 신호를 구별하는 비표준 신호 검출기가 존재한다. 다수의 이들 검출기는 그러나, VTR'S 및 비데오 디스크 플레이어로부터 나온 비표준 신호를 검출할 수가 없다.
발명의 명칭이 "텔레비젼 수상기용 수평 하향 계수시스템"이란 미국특허 제 4,335,403호에서는 비표준 신호 검출기형이 기재되어 있다. 이러한 검출기는 280ns 펄스폭을 갖는 "처리된 동기 펄스"와 560ns 펄스폭을 갖는 "플라이백 중심 펄스"를 비교한다. 동시발생을 검출하는데는 70ns 중첩이 필요간 것으로 가정하면, 이러한 시스템은 수평 라인에서 6개의 70ns 샘플만큼 표준에서 벗어난 신호가 표준신호로서 통과되도록 허용한다. 이들 신호는 필드나 프레임 신호 처리기의 수행을 심각하게 강등시킬 수 있다.
발명의 명칭이 "두 신호의 소정의 주파수비 발생에 대하여 2진 신호를 공급하는 디지탈 회로"인 미국특허 제 4,454,531호에서는 다른 비표준 신호 검출기가 기재되어 있다. 상기 참조문에서 기재된 검출기는 계수기를 사용하여 색부반송파 주파수에 상관하여 주파수에 있어서 고정된 샘플링 클럭 신호로부터 수평 라인 주파수 펄스를 얻는다. 단안정 멀티바이브레터는 이들 수평주파수 펄스를 적어도 두개이상의 클럭주시폭이 되도록 신장시킨다. 신장된 펄스는 제 2 계수기의 상향/하향 입력에 인가되며, 입력 신호로부터 얻어진 수평동기 펄스는 제 2 계수기의 클럭 입력에 인가된다. 제 2 계수기는 신장된 수평 라인 주파수 펄스에 의해 한정된 창내에서 하강하는 어떠한 수평 동기 펄스(즉, 표준신호)에 대해서는 상향 계수하고 상기 창내에서 하강하지 않는 수평 동기 펄스(즉, 비표준신호)에 대해서는 하향계수한다. 만일 필드의 단에서 제 2 계수기에 의해 보유된 값이 소정의 임게치 이상이면, 필드에서 발생된 신호는 표준이라고 추정되며 제 3 계수기에 의해 보유된 값은 증분된다. 만일 그러나, 필드의 단에서 제 2 계수기에 의해 보유된 값이 상기 임계치 이하로 떨어지면, 제 3 계수기에 의해 보유된 값은 0로 셋트된다. 제 3 계수기내의 값이 약 1000에 도달하면, 검출기의 출력 신호는 표준신호가 처리되어지는 것을 나타내도록 변화한다.
1000필드지연은 이러한 검출기를 필드나 프레임 메모리에서 사용하기에는 부적당한 것으로 만들 수 이다. 두 카메라간의 변화로 인하여 디른 표준신호에서 동시 발생의 일시적인 손실로 예를들어 검출기는 필드나 프레임 메모리 처리를 디스에이블시켜 표시된 영상의 질을 떨어뜨릴 수가 있다. NTSC 시스템에서는, 1000필드지연은 필드 또는 프레임 메모리 신호 처리의 재시작을 허용하기 전에는 13초 동안은 저질의 영상이 표시될 수가 있다.
본 발명은 규정된 신호표준에 근사하게 적합한 수평 라인 주파수와 색부반송파 주파수의 비를 갖는 비데오 신호와 상기와 같이 그렇게 적합하지는 않는 비를 갖는 비데오 신호를 구별하는 비표준 신호 검출기를 제공하는데 있으며, 종래의 비표준 신호 검출기보다 덜 복잡한 장치를 사용한다.
본 발명의 예시된 실시예에 따라, 비표준 신호 검출기는 색 버스트 신호 성분 및 수평 동기 펄스 신호 성분을 포함하는 합성 비데오 신호원과, 상기 색 버스트 신호 성분의 주파수에 실제로 비례하는 주파수를 갖는 클럭신호를 발생하는 수단을 구비하는 비데오 신호 처리용 시스템에서 사용하도록 제공된다. 비표준 신호 검출기는 클럭 신호 발생용 수단에 결합되고 제1 및 제 2 펄스 신호중 한 펄스를 고체로 각각 공급하는(제1 및 제 2 상태에 있는)클럭 신호에 응답하는 분주기 수단을 포함한다. 제 1 펄스 신호는 상기 수평 동기펄스 신호의 평균 주파수와 실제로 동일한 주파수를 가지며, 한편으로 제 2 펄스 신호는 상기 평균 주파수와는 상당히 다른 주파수를 갖으며, 상기 제1 및 제 2 펄스 신호의 펄스폭은 상기 클럭 신호의 주기의 두배보다 적다. 비표준 신호 검출기는 또한 수평 펄스 신호를 발생하는 합성 신호워에 결합된 수단을 포함하며, 상기 수평 펄스 신호는 상기 수평 동기 펄스 신호와 실제로 동기되며 상기 색 버스트 신호 성분의 주기의 절반보다 적은 펄스폭을 가진다. 비표준 신호 검출기는 또한 상기 분주기 수단 및 상기 수평 펄스 신호의 발생용 수단에 결합되어 상기 분주기 수단에 의해 공급된 신호의 펄스가 상기 수평 펄스 신호의 소정수의 주기에서 적어도 한번이상 상기 수평 펄스 신호의 펄스와 중첩될때는 상기 제 1 상태이며 만약 그렇지 않을 경우에는 제 2 상태인 상기 제어 신호를 상기 분주기 수단에 대해서 발생하는 동시 발생 검출수단을 포함한다.
이하 본 발명은 첨부된 도면을 참조하여 더욱 상세히 기술될 것이다.
도면에서, 굵은 화살표는 다비트 병렬 디지탈 신호용 버스를 표시하고, 라인 화살표는 아나로그 신호나 단일비트 디지탈 신호를 운반하는 연결을 표시한다. 장치의 처리속도에 의해서, 어떠한 신호경로에서는 보상지연이 필요하게 될 수 있다. 디지탈 회로 설계 기술에 능숙한 사람은 이러한 지연이 어떠한 특정한 시스템에서 필요하게 된다는 것을 인식하게 될 것이다.
제1도에서, 동조기, 중간주파수 증폭기 및 종래의 칼라 텔레비젼 수상기의 비데오 검출기를 포함하는 합성 비데오 신호원(10)은 동기 분리기 회로(16)에 아나로그 합성 비데오 신호를 공급한다. 동기 분리기((16)는 종래 수단에 의해서 수평 및 수직 동기 펄스와 버스트 게이트 펄스를 발생한다. 수평 동기 펄스는 수평위상 고정 루프(PLL)(20)에 인가된다.
PLL(20)은 동기 분리기(16)로부터 나온 수평 동기 펄스로 위상 고정된 신호를 발생한다. 이상적으로, PLL(20)은 비교적 넓은 고정범위를 가져 합성 비데오 신호로부터 인출된 수평 동기 펄스의 위상이동에 재빨리 응답할 수가 있다. 알 씨 에이 CD4046 A 집적회로와 같은 종래의 성분으로 적절한 수평 위상 고정루프를 설계할 수 있다.
PLL(20)의 1차적 기능은 비교적 잡음이 없는 수평 동기 신호를 공급하는 것이다. 설계에 있어서 잡음면역이 중요한 고려가 아닌 시스템에서는, PLL(20)은 제거될 수 있다.
PLL(20)로부터 나온 위상 고정 수평 라인 주파수 펄스는 AND 게이트(19), 지연소자(21) 및 반전기(23)를 포함하는 펄스형성 회로에 인가된다. PLL(20)의 출력단자는 지연소자(21)와 AND 게이트(19)의 한 입력단자에 연결된다. 지연소자(21)는 지연된 펄스를 반전기(23)에 공급하며, 반전기(23)의 출력단자는 AND게이트(19)의 제 2 입력단자에 연결된다. AND 게이트(19)에 의해 공급된 펄스는 실제로 PLL(20)로부터 나온 펄스와 같은 시간에서 개시되지만 지연소자(21)에 의해 공급된 지연과 거의 동일한 펄스폭을 가지고 있다. 본 실시예에 있어서, 이러한 지연은 140ns 보다 적어 AND 게이트(19)에 의해 공급된 지연 HS는 수신된 합성 비데오 신호의 수평 등기성분으로 위상고장되며 비교적 협펄스폭(즉, 4fsc 클럭신호의 두 주기보다 적음)을 가진 수평라인 주파수 펄스 신호이다.
동기 분리기(16)로부터 나온 수직 동지 펄스는 수직 동기 신호인 VS를 발생시키는 종래의 수직 주파수 PLL(10)에 인가된다. 신호 VS는 위상 및 주파수에 있어서 동기 분리기(16)에 의해 합성 비데오 신호로부터 인출된 수직 동기 펄스로 고정된다.
버스트 게이트 신호인 BG는 동기 분리기(16)에 의해 PLL(14)에 인가되며, PLL(14)은 색부판송파신호 주파수의 4배인 주파수를 가지며 합성 비데오 신호의 색 동기 버스트 성분으로 위상 고정된 샘플링 클럭 신호를 발생한다. PLL(14)은 발명의 명칭이 "위상 고정회로"인 미합중국 특허 제 4,291,332호에서 기재되어 있는 것과 동일한 종래의 디지탈식으로 제어된 PLL일 수 있다. PLL(14)에 의해 공급된 4fsc 클럭킹 신호는 아나로그-디지탈 변환기(ADC)(12)에 인가되어 신호원(10)으로부터 나온 합성 비데오 신호를 나타내는 디지탈 샘플이 ADC(12)에 의해 발생되는 속도를 제어한다.
ADC(12)에 의해 공급된 디지탈 샘플은 PLL(14)에 인가된다. PLL(14)은 버스트 게이트 신호 BG를 사용하여 합성 비데오 샘플로부터 4fsc 클럭 신호로 위상고정된 색 버스트 샘플을 발췌한다.
수평 및 수직 동기 신호인 HS 및 VS와 4fsc 클럭 신호는 비표준 신호 검출기(2)에 인가된다.
제 2 도는 비표준 신호 검출기(22)의 상세도를 도시한 블록선도이다. 제 2 도에서, 4fsc 클럭 신호는 4fsc 클럭 신호는 프로그램식 하향 계수기(210)의 계수 입력단자 C에 인가된다. 8비트짜리 디지탈 값은 디지탈 값원(212), 재트리거식 단안정 멀티바이브레터(210) 및 반전기(218)에 의해 계수기(210)의 프리셋트 입력포트 P에 인가된다. 이하에서 설명된 바와같이, 계수기(210)는 프리셋트되어 두 값중 한 값으로부터 하향계수를 한다. 이들 값중 한 값은 하향계수기에 의해 공급된 수평 동기 신호의 위상을 변화하는데 사용되어 상기 위상을 수신된 수평 동기 펄스의 위상과 정렬시킨다. 다른 값은 두 신호의 위상이 정렬될때 적용가능 신호 표준에 의해서 설정된 fsc와 fH간의 비에 적합한 수평 동기 신호를 발생시키는데 사용된다.
계수기(210)가 0로까지 하향 계수할때, 논리 고출력 신호를 발생시킨다. 이 신호는 계수기(210)의 프리셋트 인에이블 입력단자(PE)에 인가된다. 단자 PE에 인가된 논리 고신호는 계수기를 후속 4fsc 클럭 펄스의 선연과 일치하는 프리셋트 입력 포트에 인가된 값으로 셋트한다. 계수기가 프리셋트된 후에는 계수기의 값은 더이상 0가 아니므로, 계수기는 논리 저 출력 신호를 발생한다. 따라서, 계수기(210)는 약 1수평 라인(1H)시간 간격에서 약 1/(4fsc)폭인 출력 펄스를 발생한다.
계수기(210)로부터 나온 펄스는 AND 게이트(214)의 한 입력단자에 인가된다. AND 게이트(19)로부터 나온 수평 동기 신호 HS는 AND 게이트(214)의 다른 입력 단자에 인가된다. AND 게이트(214)는 동시발생 검출기이다. 게이트(214)는 PLL(20) 및 계수기(210)로부터 나온 수평 펄스가 곧바로 중첩될때 출력 펄스를 발생한다. 이러한 동시발생 펄스는 수평 재트리거식 단안정 멀티바이브레터(216)의 트리거 입력단자 T에 인가된다. 단안정 멀티바이브레터(216)는 트리거 입력에 인가된 동시발생 펄스를 소정수의 수평 라인 주기폭인 출력 펄스로 변환시킨다. 단안정 멀티바이브레터(216)는 재트리거 가능하여 일단 한번 트리거되면, 각각의 후속 동시발생 펄스는 소정수의 수평 라인 주기에 의해 단안정 회로의 출력 펄스를 확장시킨다.
본 실시예에 있어서, 단안정 멀티바이브레터(216)에 의해 공급된 출력 펄스는 수평 라인 주기폭이다. 따라서, 단안정 멀티바이브레터(216)의 출력은 동시 발생이 25개의 수평 라인 간격에서 적어도 한번이상 검출만된다면 논리 고 상태를 유지한다. 이러한 신호는 표준 또는 비표준 신호의 양호한 지시기가 되는 것으로 발견되었으며, fsc와 fH간의 비가 표준비에 근접하게 비슷하고 라인간에서의 이 비에 대한 편차가 최소일때 논리 고 상태이다.
단안정 멀티바이브레터(216)로부터 나온 출력 신호는 반전기(218)에 의해 반전되어 분주기(220) 및 셋트-리셋트 플립플롭(222)의 리셋트 입력단자에 인가된다.
PLL(18)로부터 나온 수직 동기 신호 VS는 분주기(220)의 신호 입력단자에 인가된다. 필드 속도 수직 동기 신호를 4로 주파수 분할하는 분주기(220)는 두 프레임 주기 및 50%의 충격 계수를 갖는 신호를 발생한다. 분주기(220)로부터 나온 출력 신호는 플립플롭(222)의 셋트 입력단자에 인가된다.
표준신호가 처리되어지고 있을때, 분수기(220) 및 플립플롭(222)에 인가되는 리셋트 입력 신호는 모두 논리 저 상태이며, 표준신호의 적어도 두 필드 이상이 분주기(220)에 의해 처리 되어진 후에는, 플립플롭(222)에 인가되는 셋트 입력 신호는 논리 고 상태이다. 따라서, 플립플롭(222)에 의해 공급된 신호는 논리 고상태이다.
비표준 신호가 검출될때는 그러나, 반전기(218)는 분주기(220) 및 플립플롭(222)의 리셋트 입력에 논리고 신호를 인가한다. 이 신호는 분주기를 리셋트하여, 플립플롭(222)의 셋트 입력에 인가된 신호 및 플립플롭에 의해 공급된 신호를 논리 저 신호로 변화시킨다. 반전기(218)로부터 나온 출력 신호가 다시 논리 저상태로 변화하여 표준신호가 처리되고 있는 것을 표시할때, 플립플롭(222)으로부터 나온 출력 신호는 한 프레임 시간동안 논리 저 상태로 남아 있는다. 이러한 지연으로 프레임 메모리 신호 처리용 회로는 프레임 처리가 다시 시작되기전에 표준신호의 프레임을 기억하게 된다.
상술된 바와같이, 프로그램식 하향 계수기(210)는 프리셋트되어 두 값중 한 값에서부터 하향 계수한다. 이들 각 값의 6개의 최상위 비트는 디지탈 값 원(212)에 의해 제공된다. 두개의 최하위 비트는 반전기(218) 및 단안정 멀티바이브레터(216)에 의해 제공된다. 본 실시예에 있어서, 디지탈 값 원(212)에 의해 제공된 값은 E316(22710)(아래쪽에 쓴 숫자 16 및 10은 16진법 및 10진법을 각가 표시한다). 두개의 최하위 비트가 이러한 6비트값에 연결되면, 38D16(90910) 및 38E16(91010)의 프리셋트값이 얻어져, 논리 고 및 논리 저 상태인 단안정 멀티바이브레터의 출력 신호와 상응한다.
계수기(210)가 909로 프리셋트 되면, 4fsc 클럭 신호의 매 910 펄스마다 계수기에 의해 한 펄스가 방출된다. 계수기는 매 911 클럭펄스마다 사이클되고, 계수기(210)에 의해 공급된 신호는 fH 보다 약간 적은 주파수를 갖는다. 이러한 모드에서, 계수기(210)에 의해 발생된 펄스는 계수기(210)에 의해서 공급된 펄스가 AND 게이트(19)로부터 나온 수평 동기 펄스와 일치할때까지 수평 동기 펄스에 상관하여 드리프트한다. 수평 동기 펄스와 계수기에 의해 공급된 펄스간의 드리프트 속도는 두 계수값간의 차를 변화시키거나 또는 계수값의 크기를 변화시킴으로써 변화되어 계수기에 의해 발생된 신호의 주기가 수평라인 주기의 배율 또는 분율로 변화하는 것으로 고려된다.
상술된 바와같이, 단안정 멀티바이브레터(216)는 종래의 단안정 멀티바이브레터일 수 있으며, 이 단안정멀티바이브레터는 저항-캐패시터(RC)의 회로망에 의해 결정된 펄스폭 시정수를 갖는다. 제 3 도는 RC 회로망을 필요로 하지 않는 단안정 회로(216)의 교체 수행을 도시한다. PLL(20)로부터 나온 수평 동기 펄스는 제 2 도에서 점선으로 도시된 바와같이 단안정 멀티바이브레터(216)에 인가된다. 이들 수평 동기 펄스는 AND 게이트(210)의 한 입력단자에 인가된다. AND 게이트(310)의 출력신호는 계수기(312)의 계수 입력단자 C에 인가된다. 계수기(312)의 출력 단자는 단안정 멀티바이브레터의 출력 신호를 공급하는 반전기(314)의 입력단자에 연결된다. 이 출력 신호는 AND 게이트(310)의 제 2 입력단자에 인가된다. 디지탈 단안정 멀티바이브레터의 트리거 입력 단자는 계수기(312)의 리셋트 입력단자 R이다.
계수기의 출력 신호가 논리 고상태일때(즉, 계수기가 최대값으로 계수될때), 반전기(314)의 출력은 논리 저상태이다. 반전기(314)로부터 나온 논리 저 신호는 AND게이트(310)를 디스에이블시켜, 수평 동기 펄스는 계수기(312)의 계수 입력단자에 인가되지 않는다. 펄스가 계수기(312)의 리셋트 단자에 인가될때는, 그러나, 계수기의 출력신호는 논리 저 상태로 변화하고, 반전기(314)는 논리 고신호를 인가하여 AND 게이트(310)를 인에이블시켜 수평 동기 펄스를 통과시킨다. 계수기(312)는 계수기(312)가 최대값에 도달할때까지 이들 펄스를 계수하고 다시 한번 AND 게이트를 디스에이블시킨다. 본 실시예에 있어서, 계수기(312)의 최대값은 25이다.
제 1 도를 다시 참조하면, 비표준 신호 검출기(22)는 이의 출력신호를 프레임 메모리 처리기(24)에 인가한다. 처리기(24)는 예를들어 코움필터나 반복 잡음 감소 필터를 포함할 수 있다. 처리기(24)는 ADC(12)에 의해서 인가된 디지탈화된 합성 비데오 샘플을 처리한다. 본 발명의 본 실시예에 있어서, 처리기(24)는 분리된 휘도 및 색도 신호인 Y 및 C 각각을 휘도/색도 신호 처리기(26)에 공급한다. 처리기(26)는 C신호를 색차 신호로 복조하는 회로와, 색차 신호와 휘도 신호를 조합하는 회로를 포함하여 1차 색신호 R, G 및 B를 발생한다. 이들 1차 색신호는 표시장치(도시되지 않음)를 구동하는데 사용될 수 있다.
제 4a 도는 제 1 도의 처리기(26)의 기능을 수행하는데 사용될 수 있는 적합한 프레임 코움필터의 블록선도이다. 합성 비데오 샘플은 종래의 프레임 코움 필터(410) 및 종래의 라인 코움 필터(412)에 동시에 인가된다. 프레임 코움 필터(410) 및 라인 코움 필터(412)로부터 나온 휘도신호는 멀티플렉서(414)의 분리데이타 입력 포트에 인가된다. 동일하게, 필터(410 및 412)로부터 나온 색도신호는 멀티바이브레터(416)의 분리 데이타 입력 포트에 인가된다. 비표준 신호 검출기(22)에 의해 공급된 신호는 멀티플렉서(414 및 416)의 제어입력 단자에 인가된다. 멀티플렉서(414 및 416) 각각은 제어신호가 논리 고상태일때는 프레임 코움 필터로부터 신호를 통과하고 제어신호가 논리 저상태일때는 라인 코움 필터로부터 신호를 통과하도록 구성된다. 상술된 바와같이, 제어신호는 표준신호의 한 프레임이 수신되어진 후에만 논리 고상태로 변화한다. 이것으로 프레임 코움 필터(410)는 프레임 메모리 처리가 다시 시작되기전에 표준 샘플의 한 프레임을 누산하게 된다.
제 4b 도는 제 1 도에서 도시된 시스템의 처리기(24)의 기능을 수행하고 교체장치를 도해하는 반복식 잡음 감소용 필터의 블록선도이다. 합성비데오 샘플은 ADC(12)에 의해 샘플 스케일러(452)에 인가된다. 스케일러(452)는 각각의 샘플을 스케일 계수 K만큼 배율시켜 스케일된 샘플을 가산기(454)의 한 입력포트에 인가한다. 가산기(454)는 이들 스케일된 샘플을 프레임 기억장치(458)로부터 나와 샘플 스케일러(460)에서 1-K의 계수만큼 스케일된 상응샘플에 가산시킨다. 가산기(454)에 의해 발생된 샘플은 멀티바이브레터(450)의 한 데이타 입력 포트에 인가된다. ADC(12)로부터 나온 합성 비데오 샘플은 지연소자(448)를 통하여 멀티플렉서(450)의 다른 데이타 입력 단자에 인가된다.
지연소자(488)는 샘플 스케일러(452) 및 가산기(454)를 통해 처리시간과 실제로 동일한 보상지연을 제공한다. 멀티플렉서(450)에 인가된 제어신호는 비표준 신호 검출기(22)에 의해 공급된 출력신호이다. 이 신호가 논리 고상태일때, 멀티플렉서(450)는 가산기(454)로부터 나온 샘플을 Y/C 분리용 필터(462)의 입력 포트에 인가한다. 검출기(22)로부터 나온 신호가 논리 저상태일때, 멀티바이브레터(450)는 지연소자(448)로부터 나온 샘플을 필터(462)에 인가한다. Y/C 분리용 필터(462)는 휘도신호 및 색도신호 C를 휘도/색도 처리기(26)에 공급하는 종래수단에 의해서 합성 비데오 샘플에서 휘도 및 색도성분을 발췌한다.
멀티플렉서(450)로부터 나온 합성 비데오 샘플은 크로마 반전기(456)의 입력 포트에 인가된다. 크로마 반전기(456)는 이들 샘플의 색도 성분을 반전시킨다. 크로마 반전기(456)에 의해 공급된 합성 비데오 샘플은 프레임 기억장치(458)에 인가된다. 프레임 기억장치(458)는 종래의 시프트 레지스터형 프레임 메모리일 수 있는 NTSC 신호 처리용 시스템에서는, 이러한 메모리는 477,750개의 픽셀 기억장소를 갖을 수 있다.
ADC(12)로부터 나온 샘플에 상관하여 한 프레임 시간만큼 지연된 샘플은 프레임 기억장치(458)에 의해 샘플 스케일러(460)의 입력포트에 인가된다. 샘플 스케일러(460)는 이들 샘플을 1-K 계수만큼 배율시킨다. 이들 스케일된 샘플은 샘플 스케일러(452)에 의해 공급된 샘플에 가산된다. 스케일러(452 및 460)로부터 나온 색도신호 위상은 동일한데 이것은 이들이 프레임 기억장치에 인가되기 전에 크로마 반전기(456)가 프레임 지연된 샘플의 위상을 반전시키기 때문이다.
샘플 스케일러(451 및 460), 가산기(454), 크로마 반전기(456) 및 프레임 기억장치(458)는 종래의 한 프레임 반복식 잡음 감소용 필터의 구성요소가 된다. 이 필터에 대한 좀더 상세한 기술은 본 명세서에서 참조로서 설명된(1978년 3월) SMPTE 잡지의 87권, 제 3 호의 129 내지 133페이지에서 맥만(Mc Mamm)씨와 그의 공동인들에 의한 명칭이 "부호화된 NTSC 신호용 디지탈 잡음 감소기"인 논문에서 찾아볼 수 있다.
비록 본 발명에서 도시된 실시예가 프레임 메모리 처리기를 포함하는 디지탈 카라 텔레비젼 처리용 시스템에서 도시되어졌다고 하더라도, 본 발명은 저하결합소자(CCD)나 지연라인 프레임 기억 메모리를 사용하는 아나로그 시스템이나 또는 필드 기억 메모리를 사용하는 아나로그나 디지탈 시스템에서도 실행될 수 있다고 여겨지며, 또한 본 발명은 합성 비데오 신호를 기억하는 시스템에서 뿐만 아니라 처리된 비데오 신호의 프레임 또는 필드를 기억하는 시스템에서도 사용될 수 있다고 여겨진다.

Claims (7)

  1. 색 버스트 신호 성분 및 수평 동기 펄스 신호 성분을 포함하는 합성 비데오 신호원과, 상기 원에 겹합되어 상기 색 버스트 신호의 주파수에 실제로 비례하는 주파수를 갖는 클럭 신호를 발생하는 수단은 구비하는 비데오 신호 처리용 시스템의 비표준 신호 검출기에 있어서, 상기 클럭 신호 발생용 수단에 결합되고 제1 및 제 2 상태인 제어신호에 응답하여 제1 및 제 2 펄스신호중 한 신호를 교체로 각각 공급하는 분주기 수단과, 상기 합성 비데오 신호원에 결합되어, 상기 수평 동기 펄스 신호 성분과 실제로 동기되고 상기 색 버스트 신호 성분의 주기의 절반보다 적은 펄스폭을 갖는 수평 펄스신호를 발성하는 수단과, 상기 분주기 수단 및 상기 수평 펄스 신호 발생용 수단에 결합되어, 상기 분주기 수단에 의해 공급된 신호의 펄스가 상기 수평 펄스신호의 소정수의 주기에서 적어도 한번 이상 상기 수평 펄스신호의 펄스와 중첩될때는 상기 제 1 상태이고 만약 그렇지 않으면 제 2 상태인 상기 제어신호를 상기 분기 수단에 대해서 발생하는 동시 발생 검출용 수단을 구비하며, 상기 제 1 펄스 신호는 상기 수평 동기 펄스신호의 평균 주파수와 실제로 동일한 주파수를 갖고 상기 제 2 펄스신호는 상기 수평동기 펄스신호의 평균주파수와는 상당히 다른 주파수를 갖으며, 상기 제1 및 제 2 펄스신호의 펄스폭은 상기 클럭신호의 주기의 2배 보다 적은 것을 특징으로 하는 비표준비데오 신호 검출기.
  2. 제 1 항에 있어서, 상기 동시발생 검출용 수단은 상기 수평 펄스 신호의 펄스가 상기 분주기 수단에 의해 공급된 펄스와 중첩될때는 제 1 상태이고 만약 그렇지 않으면 제 2 상태인 신호를 공급하는 제 1 수단과, 상기 제 1 수단에 결합되어 상기 제 1 수단에 의해 상기 제 1 상태로 공급된 신호에 응답하여 상기 수평 펄스신호의 상기 소정수의 주기와 실제로 동일한 펄스폭을 갖는 펄스를 공급하는 제 2 수단을 구비하는 것을 특징으로 하는 비표준 비데오 신호 검출기.
  3. 제2항에 있어서, 상기 동시발생 검출용 수단의 제2수단은 상기 제1수단에결합된 트리거 입력단자를 가져 상기 수평 펄스신호의 25개 주기와 실제로 동일한 펄스폭을 갖는 출력 펄스를 공급하는 재트리거식 단안정 멀티바이브레터 회로를 구비하는 것을 특징으로 하는 비표준 비데오 신호 검출기.
  4. 제1항 또는 제3항에 있어서, 분주기 수단은 상기 동시발생 검출용 수단에 결합되어 상기 제1 및 제2상태인 상기 제어신호에 각각 응답하여 제1 및 제2프리셋트 값을 공급하는 수단과, 상기 프리셋트값 제공용 수단 및 상기 클럭신호원에 결합되어 상기 프리셋트값 제공용 수단에 의해 공급된 값과 실제로 동일한 클럭 펄스의 수를 계수하여 출력 펄스를 발생하는 프로그램식 계수기를 구비하며, 상기 출력 펄스는 상기 클럭신호의 주기의 2배보다 크지 않은 펄스폭을 갖는 것을 특징으로 하는 비표준 비데오 신호 검출기.
  5. 제4항에 있어서, 또한 상기 동시발생 검출용 수단 및 상기 합성 비데오 신호원에 결합되어, 상기 제어신호와 실제로 일치하는 상기 제1상태에서 상기 제2상태로 변화하여 비표준 신호가 처리되고 았는 것을 표시하고, 상기 제어신호가 상기 수직 동기 펄스신호의 두 주기동안 상기 제1상태로 되어진 후에 상기 제1상태에서 상기 제1상태로 변화하여 표준신호가 처리되어지는 것을 표시하는 표시용 신호를 발생하는 수단을 포함하는 것을 특징으로 하는 비표준 비데오 신호 검출기.
  6. 제5항에 있어서, 상기 표시신호 발생용 수단은 상기 합성 비데오 신호원에 결합되어 상기 수직 동기 펄스신호의 주파수의
    Figure kpo00001
    주파수를 갖고 상기 제1상태에서 상기 제2상태로 상기 제어신호의 전이에 응답하여 리셋트 가능한 프레임 제어신호를 발생하는 수단과, 상기 프레임 제어신호 발생용 수단에 결합된 셋트 입력 단자와 상기 동시발생 검출용 수단에 결합된 리셋트 입력단자를 가져 상기 표시용 신호를 발생하는 플립플롭을 구비하는 것을 특징으로 하는 비표준 비데오 신호 검출기.
  7. 제6항에 있어서, 상기 수평 펄스신호 발생용 수단은 상기 수평 동기 펄스 신호 성분에 있어서 주파수 및 위상에 대해서 고정된 수평 펄스 신호를 발생하는 위상 고정 루프를 구비하는 것을 특징으로 하는 비표준 비데오 신호 검출기.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0787596B2 (ja) * 1986-06-20 1995-09-20 株式会社日立製作所 信号処理回路
US4771267A (en) * 1986-12-24 1988-09-13 Hughes Aircraft Company Analog offset compensation technique
US4777522A (en) * 1987-09-04 1988-10-11 Tektronix, Inc. Nonstandard video signal detector having h-sync to subcarrier phase detection
JPH088702B2 (ja) * 1987-09-26 1996-01-29 日本電気ホームエレクトロニクス株式会社 ビデオディスクの特殊再生検出回路
JPH088703B2 (ja) * 1987-09-26 1996-01-29 日本電気ホームエレクトロニクス株式会社 ビデオディスクの特殊再生検出回路
US5053862A (en) * 1989-04-14 1991-10-01 North American Philips Corporation Apparatus and method for generating a horizontal reset signal synchronous with a subcarrier locked clock
JP2523886B2 (ja) * 1989-08-04 1996-08-14 松下電器産業株式会社 ドット妨害除去装置及び色副搬送波垂直相関検出装置
US5166781A (en) * 1991-05-10 1992-11-24 Thomson Consumer Electronics, Inc. Apparatus for identifying standard and non-standard video signals
US5896179A (en) * 1995-03-31 1999-04-20 Cirrus Logic, Inc. System for displaying computer generated images on a television set
EP1047272A3 (en) * 1999-04-21 2008-07-30 Matsushita Electric Industrial Co., Ltd. Apparatus for identifying standard and non-standard video signals
KR100407961B1 (ko) * 2001-07-05 2003-12-03 엘지전자 주식회사 영상표시기기의 입력신호 처리장치
US6992727B2 (en) * 2002-12-20 2006-01-31 Silicon Integrated Systems Corp. Method for detecting video frame types with adaptive thresholds
KR101573916B1 (ko) * 2014-12-16 2015-12-02 (주)넥스트칩 영상 수신 방법 및 장치

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3688037A (en) * 1970-09-30 1972-08-29 Rca Corp Synchronizing system
NL171403C (nl) * 1972-06-15 1983-03-16 Philips Nv Schakeling voor het opwekken van een stuursignaal voor de rasterafbuiging in een televisie-ontvanger, alsmede televisie-ontvanger daarvan voorzien.
GB1455821A (en) * 1972-11-02 1976-11-17 British Broadcasting Corp Generation and monitoring of freuqencies related by a rational ratio
US4025951A (en) * 1976-06-09 1977-05-24 Gte Sylvania Incorporated Vertical synchronizing circuit having adjustable sync pulse window
JPS5321517A (en) * 1976-08-12 1978-02-28 Nippon Television Ind Corp Synchronizing signal selection circuit
US4203135A (en) * 1977-01-27 1980-05-13 Sanyo Electric Co., Ltd. External synchronizing signal generating circuit for a color television camera
US4433348A (en) * 1979-07-06 1984-02-21 Soundstream, Inc. Apparatus and method for requiring proper synchronization of a digital data flow
US4253116A (en) * 1979-11-27 1981-02-24 Rca Corporation Television synchronizing system operable from nonstandard signals
DE3041898A1 (de) * 1980-11-06 1982-06-09 Robert Bosch Gmbh, 7000 Stuttgart Synchronisiersystem fuer fernsehsignale
US4335403A (en) * 1981-01-09 1982-06-15 Zenith Radio Corporation Horizontal countdown system for television receivers
US4509072A (en) * 1981-03-09 1985-04-02 Itt Industries, Inc. Digital circuit for providing a binary signal on the occurrence of a predetermined frequency ratio of two signals
EP0059773B1 (de) * 1981-03-09 1984-02-01 Deutsche ITT Industries GmbH Digitalschaltung zur Abgabe eines Binärsignals beim Auftreten eines fest vorgegebenen Frequenzverhältnisses zweier Signale und deren Verwendung in Farbfernsehempfängern
US4387397A (en) * 1981-03-17 1983-06-07 Rca Corporation Integrated circuit interface in a vertical sync circuit
DE3110890C2 (de) * 1981-03-20 1983-04-14 Philips Patentverwaltung Gmbh, 2000 Hamburg Schaltungsanordnung für die Vertikalablenkung in einem Fernsehgerät
JPS585093A (ja) * 1981-07-01 1983-01-12 Shinko Electric Co Ltd サンプリングパルス発生回路
EP0079971B1 (de) * 1981-11-19 1985-07-17 Deutsche ITT Industries GmbH Digitalschaltung zur Abgabe eines Binärsignals beim Auftreten des Frequenzverhältnisses von Zeilen- und Bildfrequenz
US4503455A (en) * 1982-02-09 1985-03-05 Nippon Electric Co., Ltd. Control signal generator for a television signal codec
JPS5923971A (ja) * 1982-07-30 1984-02-07 Toshiba Corp デジタルテレビジヨン受像機
DE3232316A1 (de) * 1982-08-31 1984-03-01 Philips Patentverwaltung Gmbh, 2000 Hamburg Schaltungsanordnung zum umwandeln eines analogen farbvideosignals in ein digitales signal
US4580165A (en) * 1984-04-12 1986-04-01 General Electric Company Graphic video overlay system providing stable computer graphics overlayed with video image

Also Published As

Publication number Publication date
KR860006782A (ko) 1986-09-15
FR2577092B1 (fr) 1989-10-13
DE3603248C2 (ko) 1993-09-16
US4635099A (en) 1987-01-06
HK89193A (en) 1993-09-03
JPH07105963B2 (ja) 1995-11-13
DE3603248A1 (de) 1986-08-07
GB2171573A (en) 1986-08-28
GB8602574D0 (en) 1986-03-12
FR2577092A1 (fr) 1986-08-08
JPS61234189A (ja) 1986-10-18
GB2171573B (en) 1988-09-21

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