KR940006339A - 주파수 검출회로 - Google Patents

Abstract

본 발명은 목적은 입력신호의 주파수를 검출하기 위한 주파수 검출회로의 집적화의 성능을 향상시키는 것이다. 입력신호를 샘플링 하기 위한 샘플링회로(21)는 입력신호를 샘플된 입력신호(S)로 변화기 위해 샘플링 신호(G)를 활용하고, 그리고, 그것은 주파수 검출회로로 입력된다.

주파수 검파회로로 부터의 결과로서 생긴 신호(K)는 입력신호에 포함된 특정한 주파수 성분을 표현하고 전압 비교 회로에 의해 소정의 임계값(threshold value)과 비교된다.

판정신호(P)가 비교결과로서 생성되었다고 할지라도, 그것은 샘플링 기간이외의 불필요한 성분을 포함한다.

불필요한 성분을 제거하기 위해, 다시 샘플링 신호에 따라 판정신호(P)를 샘플링 한후에 출력신호(50)가 그것을 래치(latch)한다.

출력회로(50)은 샘플링신호 G에 따라 동작하는 래치회로(latch circuit)를 포함한다.

래치회로가 선행 기술의 샘플/홀더 회로를 대체하기 때문에, 심플/홀더 회로에 의해 요구되는 캐패시터와 그것을 연결하는 외부단자 모두 더이상 필요하지 않다.

Description

주파수 검출회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명에 따른 제1실시예의 구조를 설명하는 블럭 다이어그램,

제2도는 본 발명에 따른 제1실시예의 동작을 설명하는 그래프,

제3도는 본 발명에 다른 제2실시예의 제1구체적 구성을 설명하는 블럭 다이어그램,

제4도는 본 발명에 다른 제2실시예의 제1구체적 구성의 동작을 설명하는 흐름도(flow chart)

Claims (15)

1. 입력단자와; 출력단자와; 샘플링하기 위한 제어신호를 상기 제어신호에 따라 상기 입력단자에서 일정기간동안 수신된 입력신호를 샘플링 신호로 출력하기 위해 수신하는 신호 샘플링 회로와; 상기 샘플링 신호의 주파수가 소정의 주파수 대역내에 존재하는지 여부를 나타내기 위한 판정신호를 출력하기 위한 주파수 판정회로와; 상기 출력 단자로 출력신호를 출력하기 위해 상기 판정신호를 수신하는 출력회로와; 상기 제어신호에 따라 상기 판정신호를 유지하는 래치호로를 가진 출력회로와의 구성된 주파수 검출회로.
2. 제1항에 있어서, 상기 래치회로가 플립 플롭(flip flop)인 주파수 검출회로.
3. 제1항에 있어서, 상기 주파수 판정회로가 상기 샘플링 신호로부터 진폭신호를 검파하기 위한 검파회로를 포함하는 주파수 검출회로.
4. 제3항에 있어서, 상기 검파회로가 공진회로와; 상기 공진회로의 공진주파수와 상기 샘플링회로의 주파수 사이의 차이에 근거한 상기 샘플링 신호의 위상의 천이(shift)에 의해 얻어진 변환된 신호를 출력하기 위한 위상시프터(phase shifter)와; 상기 변환된 신호와 샘플링 신호와의 위상차를 위한 위상검출회로(phase detector)를 포함하는 주파수 검출회로.
5. 제4항에 있어서, 상기 주파수 판정회로에 부가하여 소정의 임계 레벨에서 상기 위상검출회로로 부터의 출력을 이진 신호로 변환하기 위해 신호 비교회로를 포함하는 주파수 검출회로이며; 상기 이진 신호는 상기 판정신호에 상당하는 신호인 주파수 검출회로.
6. 제3항에 있어서, 상기 검파 회로는 상기 샘플링 신호를 필터링(filtering)하기 위한 대역 제한기(band limiter)와; 그리고 상기 진폭신호를 출력하기 위해 상기 대역 제한기로 부터의 출력을 검파하기 위한 진폭 검파회로와를 포함하는 주파수 검출회로.
7. 제6항에 있어서, 상기 주파수 판정회로에 부가하여 소정의 임계 레벨에서 상기 진폭 검파회로로부터의 출력을 이진신호로 변환하기 위한 신호 비교회로를 포함하는 주파수 검출회로이며 상기 이진신호는 상기 판정신호에 상당하는 신호인 주파수 검출회로.
8. 제1항에 있어서, 상기 출력회로에 부가하여 상기 출력신호를 얻기 위해 상기 제어신호에 따라 소정의 절차에 의해 상기 판정신호를 생성하기 위한 논리회로를 포함하는 주파수 검출회로.
9. 제8항에 있어서, 상기 샘플링 신호는 제1샘플링 신호와 상기 제1샘플링 신호 이후의 제2샘플링 신호를 포함하며 복수이고; 그리고, 상기 논리회로는 상기 제2샘플링 신호로부터 발생된 많은 수의 상기 판정신호가 소정의 상한선과 같거나 되는 그이상의 상기 제1출력신호의 논리와 다를때, 상기 제1샘플링 신호에 근거하여 얻어진 상기 제1출력신호를 반전하는 주파수 검출회로.
10. 제9항에 있어서, 상기 논리회로가 상기 판정신호의 논리와 상기 출력신호의 논리의 불일치의 회수를 계산하기 위한 계수회로(counter)와; 상기 상한선과의 상기 불일치의 회수를 비교하기 위한 회수 비교회로를 포함하는 주파수 검출회로.
11. 제10항에 있어서, 상기 논리회로에 부가하여 상기 판정신호의 논리와 상기 출력신호의 논리 불일치를 검출하기 위한 입력 판정부와; 사기 입력 판정부로부터의 출력이 상기 출력신호의 논리와 상기 판정신호의 논리가 일치를 나타낼때, 그리고 상기 제어신호가 활성화되었을때 상기 계수회로(counter)와 연결된 공통 단자를 가진 상기 출력신호의 논리상태에 따른 연결 조건을 스위칭하기 위한 스위치를 포함하는 주파수 검출회로.
12. 제9항에 있어서, 상기 논리회로가 상기 제어신호에 따른 n-레벨 시프트 레지스터와; 상기 시프트 레지스터의 각 레벨의 논리와 상기 출력신호의 논리와의 불일치의 회수를 계수하기 위한 계수회로(counter); 상가 불일치의 회수가 상기 상한선을 비교하기 위한 회수 비교횔로를 포함하는 주파수 검출회로.
13. 제13항에 있어서, 상기 논리회로에 부가하여 상기 판정신호의 논리와 상시 시프트 레지스터로 보내기 위한 상기 출력신호의 논리와의 불일치를 검출하기 위한 입력 판정부와; 상기 제어신호의 주파수 만큼 높은 상기 n-배 이상이 주파수를 가진 클럭을 생성하기 위해 상기 계수회로의 동작을 제어하기 위한 클럭발생회로(clock generator)와; 상기 클럭에 따라 상기 계수회로로 상기 시프트 레지스터의 각 레벨의 논리를 제공하기 위한 선택회로(selector)와; 상기 비교회로로 상기 상한선을 제공하기 위한 고정 변수 저장수단과; 그리고 상기 계수회로로부터 출력이 상기 불일치의 회수가 상한선 도는 그 이상과 같은 표현할때 상기 출력신호를 반전하기 위한 반전회로와; 그리고 상기 반전회로가 동작할때 상기 시프트 레지스터가 리세트되는 것을 포함하는 주파수 검출회로.
14. 제14항에 있어서, 상기 논리회로에 부가하여 상기 판정신호의 논리와 상기 시프트 레지스터로 보내기 위한 상기 출력신호의 논리와의 불일치를 검출하기 위한 입력 판정부와; 상기 제어신호의 주파수만큼 높은 상기 n-배이상의 주파수를 가진 클럭을 생성하기 위해 상기 계수회로의 동작을 제어하기 위한 클럭발생회로(clockgenerator)와; 상기 클럭에 따라 상기 계수회로로 상기 시프트 레지스터의 각 레벨의 논리를 제공하기 위한 선택회로(selector)와; 상기 비교회로로 상기 상한선을 제공하기 위한 고정 변수 저장수단과; 그리고 상기 계수회로로 부터 출력이 상기 불일치의 회수기 상한선 또는 그 이상과 같이 표현할때 상기 출력신호를 반전하기 위한 반전회로와; 그리고 상기 반전회로가 동작할때 상기 시프트 레지스터가 리세트되는 것을 포함하는 주파수 검출회로.
15. 제14항에 있어서, 상기 입력 판정부가 상기 판전신호가 입력되는 제1단자와 상기 판정에서 반전된 논리가 제공되는 제2단자와 상기 계수회로(counter)와 연결된 공통단자를 가진 상기 출력신호의 논리상태에 따른 연결 조건을 스위칭 하기 위한 스위치를 포함하는 주파수 검출회로.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.