KR940001561B1 - 데이타 압축 기억장치 및 방법 - Google Patents

Abstract

내용 없음.

Description

데이타 압축 기억장치 및 방법

제1도는 본 발명을 실시하기 위한 회로의 양호한 실시예의 개통회로도.

제2도는 제1도의 회로의 일부분의 다이아그램.

본 발명은 광범위하게 변화될 수 있는 값을 갖는 시간의존성 변수(time dependent vaiable)에 관한 데이타의 압축 기억장치 및 방법에 관한 것이다.

여러 가지 목적을 위해서는, 광범위한 값을 취할 수 있는 변수를 나타내는 데이타를 기억시킬 필요가 있다. 일정시간 주기동안 변수데이타가 발생될 경우에는, 그 값들을 기억시키기 위해서 다량의 기억장소들을 마련해야 하는 경우가 자주 있다.

예를 들면, 원자로 유속모니터 시스템에서는 유속검출 트랜스듀서(transducer)들이 원자로의 유속에 비례하는 속도로 펄스를 발생시킨다. 원자로가 정지상태로부터 가동을 개시하여 최대 전력 출력시까지 진행됨에 따라서 원자로의 유속은 0.01카운트/sec로부터 1×106카운트/sec까지 80가지 정도의 범위에 걸쳐서 변화될수 있다. 결국 트랜스듀서 출력 펄스들은 불규칙적으로 발생한다.

공지된 방법에 의하면, 100-125밀리초(milliseconds) 정도의 기간을 갖는 일정한 시간 간격들이 연속되는 동안에 펄스들을 계수해서, 각 시간 간격중에 발생된 펄스들의 수를 후속 처리를 위해서 각 메모리 개소에 기억시켜 둔다.

펄스속도가 높을 때에는 각 측정간격동안 충분한 수의 펄스가 발생되어 소수의 시간 간격만 경과된 후라도 펄스속도를 정확하게 계산할 수 있다.

그러나, 펄스속도가 낮을 때에는 정확한 펄스속도가 지시되기까지는 다수의 시간간격들에 걸쳐서 모니터 동작을 계속해야만 한다. 예를들어, 펄스속도가 0.01펄스/초의 공칭값을 가질 경우에는, 평균 100개의 시간간격동안에 단하나의 펄스가 발생된다. 더욱이 펄스발생속도의 불규칙성 때문에 하나의 펄스를 근거로 해서 정확한 지시를 생성시킬 수는 없다.

펄스들의 발생이 포아손(poisson)분포에 따라서 변화될 때에 평균펄스속도가 계산될 수 있는 정밀도는 다음식에 의해서 산정할 수 있다.

오차=1/펄스수의 평방근

예를들어, 150개의 펄스가 계수될 경우에, 오차는 8.16% 정도가 될 것이다. 이러한 100밀리초의 측정간격으로 0.01펄스/초의 공칭펄스속도의 정밀도를 달성하기 위해서는 측정동작을 150,000시간 간격들에 걸쳐서 해야만 할 것이다.

각 시간 간격동안에 발생되는 펄스의 수를 나타내는 식으로 데이타가 기억될 경우에는 하나의 계산을 실행하기 위한 데이타를 기억시키는데 150,000개의 메모리 개소들이 필요한 것이다.

본 발명의 목적은 광범위한 펄스 속도값에 걸쳐서 정확한 계산을 할 수 있고 또 모니터된 펄스속도의 변화에 관한 계산에 대처할 수 있도록 하고 또한 처리전에 그러한 데이타를 기억시키기 위해서 제공되어야만 하는 메모리 용량을 줄이는데 있다.

본 발명은 넓은 의미에서는 시간에 따라서 수시로 변화되지만 크기 변동이 심한 변화량의 크기를 모니터링하기 위한 장치에 관한 것이며, 그 구성은 : 연속되는 동일 시간 간격들이 계속되는 동안에 펄스의 형태로 상기 잇따른 변화량의 크기들을 검출하기 위해서 연결된 검출수단과 ; 상기 검출수단에 연결되어 적어도 하나의 펄스가 발생되는 상기 각각의 시간간격동안에 발생하는 펄스의 수를 각각 나타내는 계수들을 연속적으로 생성하는 펄스 계수수단과 ; 펄스들의 변화가 발생된 소정의 시간간격의 종료시와 펄스들의 변화가 발생된 바로 앞의 간격의 종료시와의 사이의 시간 간격들의 수를 각각 나타내는 계수를 연속적으로 생성하기 위해서 연결된 시간간격 계수 수단과 ; 그리고 상기 펄스 계수수단에 연결되어 상기 펄스 계수수단과 상기 시간 간격 계수수단에 의해서 생성된 연속적인 계수들을 나타내는 데이타를 기억하는 메모리 수단을 포함하고 있다.

본 발명은 메모리 개소들이 적어도 개념적으로 볼 때 2인접 컬럼들로 구성된 이중 엔트리 테이블(dual entry table)의 형태로 조직된 메모리를 구비해서 실시할 수 있다. 한 컬럼내의 메모리 개소들은 데이타 펄스 계수값들을 기억시키도록 배열되어 있는 한편 나머지 한 컬럼의 메모리 개소들은 시간간격 계수값을 기억시키도록 배열되어 있다.

이들 메모리 개소들은 쌍쌍으로 배열되어 있어 한 컬럼의 개소내에 기억된 데이타펄스 계수는 여러시간 간격동안에 계수된 데이타 펄스들의 총수를 나타내며 그동안 다른 컬럼의 연관된 메모리 개소내에 시간간격 계수가 기억된다. 각 시간 계수정보는 두 컬럼들의 제1메모리 개소들내로 기입되며, 각 메모리 개소내에 종전에 기억되었던 정보는 동일한 컬럼의 그 다음 계속되는 개소로 옮겨진다.

만일 수회의 연속측정 간격들 동안 펄스가 하나도 발생하지 않을 정도로 비교적 저속으로 펄스가 발생할 경우, 그러한 간격들의 수는 계수되게 되며 적어도 하나의 데이타 펄스가 발생한 후에만 데이타 펄스를 계수하게 되므로 연관된 간격계수는 2컬럼의 최상위 메모리 개소들에 기억된다. 이 간격계수는 펄스가 발생되는 동안의 간격에다 펄스가 발생되지 않는 동안의 선행하는 간격들을 합한 수에 해당된다.

결과적으로, 예를들어 만일 펄스속도 계산이 행해지기 전에 150개의 펄스들을 계수하고자 할 경우, 각 컬럼내에는 단 150개의 메모리 개소들만 구비되면 되며, 또는 2컬럼들내에 총 300개의 메모리 개소들만 구비되면 된다. 대조적으로 만일 각 간격과 연관된 펄스계수를 각 메모리 개소내에 기억시켰을 경우, 초당 0.01펄스의 펄스속도를 정확히 측정하는데 150,000개의 개소들을 구비해야 한다. 이하 본 발명을 좀더 구체적으로 이해하기 위해 첨부된 도면들을 참조하여 본 발명의 양호한 실시예를 설명하면 다음과 같다.

제1도는 본 발명에 의해서 데이타를 유도하여 기억시키도록 구성된 회로의 한 양호한 실시예의 개통도를 나타내고 있다. 도면에 나타낸 연결선들은 단선으로 나타내는 한편 쌍선은 복수의 2진의 30개 신호들을 병렬로 도통시키기 위한 복수의 도전경로들을 나타낸다.

이 회로는 검출될 각 건마다 데이타펄스를 하나씩 수신하도록 입력단자(4)에 연결된 데이타 펄스 계수기(2)를 포함하고 있다. 펄스 계수기(2)는 입력(4)에 나타나는 각 펄스를 계수하여 현재의 계수를 나타내는 복수 비트 디지털 출력신호를 발생시킨다. 입력(4)에 도착한 펄스들은 클록펄스 발생원(6)으로부터의 두 연속 펄스들간의 기간에 의해서 각각 구성되는 연속적인 모니터 시간 간격동안에 계수된다. 발생원(6)에 의해 생성된 각 펄스는 계수기(2)의 리세트 입력으로 공급되어 계수기(2)를 계수 0으로 리세트시키도록 작용한다.

클록펄스 발생원(6)에 의해 생성된 펄스들은 또한 현재의 계수상태를 나타내는 복수 비트 디지털 계수신호를 출력에서 생성시키는 간격 계수기(8)의 계수 입력으로 가해진다. 간격 계수기(8)에는 계수기를 0의 계수상태로 리세트시키도록 신호를 가하기 위한 리세트 입력이 더 설비되어 있다.

데이타 펄스 계수기(2)의 계수출력은 계수기(2)의 현재의 계수상태를 기억시키는 버퍼 메모리(10)에 병렬로 공급되며, 마찬가지로, 간격 계수기(8)의 계수출력은 계수기(8)의 현재 계수상태를 기억시키는 버퍼 메모리(12)에 병렬로 공급된다.

안정 플립플롭(14)에는 데이타 펄스 입력단자(4)에 연결되는 세트입력과 앤드 게이트(16)의 제1입력에 연결되어 출력이 설비되어 있다. 게이트(16)의 출력은 플립플롭(14)의 리세트 입력에 연결되며 또한 오아게이트(17)을 통하여 버퍼 메모리들(10, 12)의 게이팅 입력들에 연결되어 있다. 앤드 게이트(16)의 제2입력은 클록펄스 발생원(6)의 출력에 연결되어 있다.

간격 계수기(8)의 리세트 입력은 클록펄스 발생원(6)에 의해 발생되어 게이트(16)으로부터 출력신호를 트리거시켜 주는 펄스가 계수기(8)의 출력계수 상태에 충분히 포함될 수 있는 정도의 짧은 시간 지연을 발생시키는 지연부재(18)과 오아 게이트(17)을 통하여 앤드 게이트(16)의 출력에 연결되어 있으므로 결국, 계수기(8)이 0상태로 리세트되기 전에 버퍼 메모리(12)내에 기억된 계수상태에 포함될 수 있다.

간격 계수기(8)의 계수 출력은 또한 계수기(8)이 256 클록펄스의 계수에 도달할 때 단일 비트 출력을 발생시키는 논리회로(19)에 병렬로 공급된다. 이 단일 비트 출력은 오아 게이트(17)의 다른 입력과 오아 게이트(20)의 한 입력에 공급된다. 오아 게이트(20)의 다른 입력은 최하위 비트에 연결되며 오아 게이트(20)의 출력은 버퍼 메모리(10)의 대응 최하위 비트 입력에 연결된다.

버퍼 메모들(10, 12)은 2중첩 메모리 개소들(24(1), 24(2), …24(n), 26(1), 26(2), …26(n))을 갖고 있는 메모리에 연결된다. 모든 메모리 개소들(24)는 그 내에 기억된 계수상태를 수신하는 합산 레지스터에 연결된다. 마찬가지로, 모든 메모리 개소들(26)은 그 내에 기억된 계수상태들을 수신하는 합산 레지스터(32)에 연결된다. 레지스터들(30, 32)는 단일 시간간격 또는 연속하는 시간간격들을 커버할 수 있는 적어도 가장 최근의 모니터링 기간동안 입력(4)에 공급되는 펄스들의 평균 속도로 표시 및/또는 기록하도록 구성되는 표시 및/또는 기록장치(34)에 연결된다.

제1도에 보인 회로의 동작에서, 각각의 계수기들(2, 8)은 처음에는 0 계수상태에 있고 또한 플립플롭(14)는 출력신호를 발생시키지 않는 리세트 상태에 있다. 모니터링 동작이 클록펄스(6)을 입력시킴으로서 동작이 시작되면 각 모니터링 간격의 말단에서 펄스가 발생됨과 동시에 입력(4)가 연결되어 모니터할 데이타 펄스들을 수신할 수 있는 상태가 된다.

만일 모니터링 간격동안 데이타 펄스가 나타나지 않으면, 클록펄스 발생원(6)은 간격 펄스를 발생시켜서 계수기(8)을 한단위씩 계수 전진시키는 한편 데이타 펄스 계수기(2)를 리세트시키며, 앤드 게이트(16)은 출력신호를 발생시키지 않게 되어 결국, 버퍼 메모리들(10, 12)내에 기억된 상태는 메모리(22)에 전송되지 못한다.

이러한 순서는 클록펄스 발생원(6)에 의해 각 클록펄스가 발생됨으로써 시작하여 적어도 한 데이타 펄스가 입력(4)에 나타날 수 있는 간격이 발생할 때까지 계속된다. 제1데이타 펄스가 나타날 때에 플립플롭(14)는 출력신호를 발생시키도록 세트된다. 입력(4)에 입력된 데이타 펄스 또는 펄스들은 데이타 펄스 계수기(2)에 의해 추가로 계수된다.

그 간격의 말단에서, 클록펄스 발생원(6)이 클록펄스를 생성하면 그 펄스는 간격 계수기(8)에 의해 계수되는 한편 앤드 게이트(16)이 출력신호를 발생시키도록 하여 버퍼 메모리들(10, 12)내에 현재 기억된 상태가 메모리(22)의 제1 또는 최상위 메모리 개소들(24(1), 26(1))에 각각 전송될 수 있다.

지연부재(18)에 의해 짧은 지연후 게이트(16)으로부터의 신호는 추가로 계수기(8)을 0상태로 리세트시켜준다. 클록펄스 발생원(6)으로부터의 출력펄스는 다시 카운터(2)를 리세트시키도록 작용한다.

이때에, 최상위 메모리 개소(24(1))은 계수기(2)내에 사전에 기억된 계수 상태를 포함하는 한편, 최상위 메모리 개소(26(1))은 계수기(8)내에 사전에 기억된 계수상태를 포함한다.

이 동작순서는 다시 한 간격이 발생할 때까지 반복되며, 그 간격동안 버퍼 메모리들(10, 12)내에 기억된 상태에서 나타나는 데이타 펄스들은 최상위 메모리 개소들(24(1), 26(1))내로 기입되는 한편 최상위 메모리 개소들(24(1), 26(1))내에 사전에 기억되어 있던 것들은 바로 아래의 그다음 메모리 개소들(24(2), 26(2))로 전송된다. 메모리(22)의 그다음 기입시에 메모리 개소들(24(2), 26(2))내에 기억된 것들은 메모리 개소들(24(3), 26(3))등으로 계속 전송되어, 마지막 메모리 개소들(24(n), 26(n))에 도달할 때까지 연속 기입되며, 그후의 상태들은 더 이상 필요치 않아 폐기된다.

따라서, 모니터링 동작하는중 어떤 시점에서, 가장 최근의 계수기 출력상태들은 최상위 메모리 개소들(24(1), 26(1))내에 기억되는 한편 앞서 유출된 상태들은 연차순으로 그 아래로 대응하는 메모리 개소들내에 기억된다.

비교적 낮은 값을 갖는 데이타 펄스속도의 경우에, 메모리 개소들중 연속하는 개소들은 각각 하나 또는 가능한 여러 펄스들의 상태를 포함하는 한편, 메모리 개소들(26)중 대응하는 것들은 대량의 시간 간격들의 상태들을 포함할 것이다. 1이상의 데이타 펄스의 상태는 여러 데이타 펄스들이 단일 간격동안 발생될 경우에만 기억될 것이다.

한편, 비교적 높은 데이타 펄스속도의 경우에, 각 메모리 개소(24)는 다수의 데이타 펄스들의 상태를 포함하게 되는 한편 각각의 메모리 개소(26)은 1간격의 상태를 포함할 것이다.

본 발명에 의해 착안된 형의 모니터링 동작은 발생 속도가 어느정도 불규칙적인 일연의 펄스들에 적용되기 때문에 최종적인 펄스속도지시에서 특정레벨의 정확성을 성취하기 위해서는 일정수의 펄스들이 계수되어야만 한다. 예를들어, 측정오차를 8.16%의 값으로 감소시키기 위해서는 150개의 펄스들이 계수되어야만 한다.

이러한 정확성을 달성하기 위해, 최상위 개소(24(1))로부터 시작하여 적어도 총 150개의 데이타 펄스계수들이 누계될 때까지 연속하는 메모리 개소들(24)내에 기억된 데이타 펄스계수 상태들의 총수를 레지스터(30)내에서 합산해줌으로서 각각의 펄스속도가 계산된다. 그다음, 메모리 개소들의 대응 그룹내에 기억된 간격 상태들이 레지스터(32)내에서 합산되어, 장치(34)로 전송된다. 이러한 목적 때문에 레지스터(30)은 관련 메모리 개소정보를 레지스터(32)에 공급하도록 연결된다.

그다음 장치(34)는 간단한 분할동작을 수행하고 또한 데이타 펄스들의 총수와 그에 대응하는 클록펄스 간격들의 총수의 비를 표시해 준다.

메모리 개소들(24, 26)의 내용들은 새로운 데이타가 최상위 개소들내에 기입되지 않았을 때라도 각 클록펄스 간격의 말단에서 질문되므로 좋다. 이러한 목적 때문에, 클록펄스 발생원(6)의 출력은 각 레지스터들(30, 32)에 추가로 연결된다. 100 내지 125밀리초 정도의 지연을 갖는 측정간격들을 사용하는 것으로 시도했기 때문에, 각 간격동안 모든 메모리 개소들에 관한 질문은 시행하는데 문제점이 없다.

따라서, 각 메모리 개소(24)는 적어도 하나의 데이타 펄스의 상태를 포함하기 때문에, 단지 총 150쌍의 메모리 개소들(24, 26)만은 펄스반복 속도가 얼마나 낮은가에 상관없이 소정의 정확성을 갖는 펄스 속도지시를 제공해야할 필요성이 있다. 만일 좀더 크거나 정확성이 필요할 경우, 합산될 데이타 펄스 상태들의 수와 사용되어야 할 필요성이 있다. 만일 좀더 크거나 적은 정확성이 필요할 경우, 합산될 데이타 펄스 상태들의 수와 사용되어야 할 메모리 개소들의 쌍의 수는 상응하여 변화될 수 있다.

장치(34)는 그밖에도 연속시간 주기들과 연관된 펄스 속도들을 비교하여 모니터되는 펄스속도의 변동속도를 지시해 줄 수 있다.

본 발명에 의한 그러한 지시를 제공하는 한 양호한 방법이 제2도에 나타나 있다. 여기서 이 도면은 도해적인 계수값들을 포함하고 있는 제1도의 메모리 개소들(24(1)∼24(11)) 그리고 (26(1)∼26(11))의 군을 나타낸다. 좌측 개소들(24(1), 26(1))은 제1도의 최상위 개소들(24(1), 26(1))에 해당한다. 따라서, 가장 최근에 발생된 계수들은 제2도에 좌측 메모리 개소들 (24(1), 26(1))에 나타나며 또한 제2도에 나타낸 가장 오래된 계수들은 우측 개소들(24(11), 26(11)에 나타난다. 대응시간(t)의 방향은 화살표로 나타낸다. 이를 간단히 설명하기 위해 각 펄스속도 계산에 필요한 데이타 펄스들의 수를 6개라고 가정한다. 제2도에 나타낸 시점에서, 레지스터(30)은 총 6개의 데이타 펄스 계수들이 메모리 개소 그룹(40)의 메모리 개소들(24(1)∼24(5))내에 기억되어 있음을 판정한다. 그러므로, 개소들(24(1)∼24(5))내의 데이타 펄스계수들은 개소들(26(1)∼26(5))내의 간격계수들과 같이 합산되고 또한, 분할이 수행되어 펄스속도지시가 발생된다.

그다음 펄스속도의 변동속도를 지시하기 위해 뒤를 잇는 간격계수 메모리 개소들은 질문을 받으며 또한 개소들(26(6))으로부터 시작하여 연속하는 간격계수 개소들을 거쳐 펄스속도 계산에서 근거로 했던 적어도 간격계수 합과 동일한 간격계수 합에 도달할 때까지 그들의 계수들은 합산된다. 본예의 경우에 펄스속도계산은 개소들(26(1)∼26(5))내에 기억된, 간격계수들의 합 즉, 119개의 간격들에 근거한다.

메모리 개소(26(6))으로 시작하는 질문과 합산은 그 간격 계수 개소들을 포함하는 메모리 개소그룹(42)이 변동 속도 계산용으로 사용될 수 있도록 간격계수 개소들(26(6)∼26(9))가 120개의 간격들을 포함하므로서 이루어진다.

이러한 목적을 위해, 그룹(42)의 개소들(24(6)∼24(9)) 내의 데이타 펄스 계수들의 총수는 합산되고, 그 다음 이 합산은 장치(34)에서 연관된 펄스 속도값을 발생시키도록 개소들(26(6)∼26(9)) 내에 기억된 계수들의 합에 의해 분할된다. 볼 수 있는 바와같이 그룹(42)의 개소들(24)내의 데이타 펄스 계수는 소정의 정확성을 갖는 펄스 속도값을 계산하기 위해 필요한 숫자 6보다 더 크거나 작을 수 있다.

그다음, 펄스속도의 변동속도는 그룹들(40, 42)의 메모리들내의 값들에 대해 계산된 펄스속도들의 대수들간의 차를 판정하여 그 차값을 다음과 같은 값으로 나눠줌으로서 계산될 수 있다.

여기서, I₁=그룹(42)와 연관된 간격 계수합

I₂=그룹(40)과 연관된 간격 계수합

(I₁＋I₂)/2의 값은 그룹들(42, 40)과 연관된 총 측정기간의 중심간의 시간에 해당한다.

최상위 메모리 개소들에 각각 기입이 발생되면 오아 게이트(17)의 출력으로부터 레지스터들(30, 32)로 각 기입펄스가 인도되어 레지스터들(30, 32)에 신호를 준다.

수행될 상술한 변동속도 계산이 가능하도록 메모리(22)는 150개 이상의 메모리개소들을 포함해야만 한다. 그러나, 필요한 메모리 개소들의 총수는 각 개소가 단일 측정간격과 연관된 데이타를 이미 기억하고 있을 경우 필요로 했던 것보다 훨씬 더 작아질 것이다.

본 발명을 시행함에 있어, 최상위 메모리 개소들(24, 26)에 대한 새로운 입력은 새로운 펄스속도 계산과 연관된 변동속도 계산을 트리거할 수 있다.

데이타 펄스 속도는 허용될 수 없을 정도로 펄스들 사이에서 긴 시간이 경과될 정도로 낮은 것이 발생될 수도 있다. 이러한 상황은 구성부품들(17, 19, 20)의 작용에 의해 방지될 수 있다. 만일 계수기(8)이 데이타 펄스가 수신되지 않은채로 예정된 계수 예를들어 256개 간격의 계수에 도달할 경우 논리(19)는 예정된 계수를 감지하여 오아 게이트(20)을 통하여 버퍼 메모리(10)내로 단일 데이타 펄스의 상태를 기입시키는 펄스를 발생시키고 또한 오아 게이트(17)을 통하여 트리거시켜 버퍼 메모리들(10, 12)로부터 최상위 메모리 개소들(24, 26)으로 기입한 다음 계수기(8)을 리세트시켜 준다. 개소(24)로 한 데이타 펄스의 계수를 입력시키는 것은 시스템에 의해 지시된 최하위 계수를 나타내도록 임의로 선택된다.

본 발명은 범용 데이타 처리시스템을 적당히 프로그래밍하므로서 쉽게 실시될 수 있음을 알 수 있다.

본 발명에 관한 상술한 설명은 청구범위에서 벗어나지 않는 한도내에서 각종 수정, 변경 및 적용될 수 있음을 알 수 있다.

Claims (10)

1. 동일기간의 연속시간 간격들이 계속되는 동안 펄스형태로 변화량의 연속적인 크기들을 검출하기 위해 연결된 검출수단과, 적어도 하나의 펄스가 발생하는 상기 각각의 시간 간격동안 발생하는 펄스들의 수를 각각 나타내는 연속 계수들을 발생시키기 위한 상기 검출수단에 연결된 펄스 계수 수단을 포함하는 시간에 따라 가끔 변화하지만 크기변동이 심한 변화량의 크기를 모니터링하기 위한 장치에 있어서, 펄스 변동이 발생된 주어진 시간간격의 말단과 펄스변동이 발생된 바로앞의 시간간격의 말단간의 간격수를 각각 나타내는 연속 계수들을 발생시키기 위해 연결되는 시간간격 계수수단과, 그리고 상기 펄스 계수수단과 상기 간격 계수수단에 의해 발생된 연속 계수상태들을 기억시키기 위해 상기 펄스 계수수단에 연결되는 메모리 수단을 포함하는 것이 특징인 데이타 압축 기억장치.
2. 제1항에 있어서, 상기 메모리 수단은 메모리 개소들의 제1 및 제2그룹들을 포함하며, 상기 제1그룹은 상기 펄스 계수수단에 의해 발생된 연속 펄스계수 상태들을 기억시키도록 배열되며, 그리고 상기 제2그룹은 상기 간격계수 수단에 의해 발생된 연속 계수 상태들을 기억시키도록 배열되는 것이 특징인 데이타 압축 기억장치.
3. 제2항에 있어서, 상기 제1그룹의 메모리 개소들은 상기 펄스 계수수단에 의해 발생되는 개개의 펄스계수 상태를 기억시키도록 각각 연결된 다수의 연속 메모리 개소들을 포함하며, 그리고 상기 제2그룹의 메모리 개소들은 상기 제1그룹의 개개의 메모리 개소와 각각 관련된 다수의 연속 메모리 개소들과 상기 제1그룹의 연관된 메모리 개소내에 기억되는 계수 상태의 생성과 시간이 일치하여 상기 간격계수 수단에 의해 발생된 개개의 계수상태를 기억시키도록 각각 연결되는 다수의 연속 메모리 개소들을 포함하는 것이 특징인 데이타 압축 기억장치.
4. 제3항에 있어서, 상기 다수의 연속 메모리 개소들 각각은 펄스들의 변동이 발생하는 가장 최근의 간격과 연관된 계수 상태들을 기억시키도록 연결된 제1메모리 개소를 포함하며, 가장 최근의 간격보다 선행하는 간격들과 연관된 계수 상태는 상기 제1메모리 개소 뒤를 따르는 상기 그룹 각각의 상기 메모리 개소들의 개개내에 순서적으로 기억되는 것이 특징인 데이타 압축 기억장치.
5. 제4항에 있어서, 기억된 계수상태들이 적어도 선택된 펄스수를 전체적으로 나타내주는 상기 제1메모리 개소로부터 시작하여 상기 제1그룹의 연속 메모리 개소들의 수를 판정하기 위해 상기 제1그룹의 상기 메모리 개소들에 연결되는 제1합산수단과, 그리고 상기 제1그룹의 연속 메모리 개소들의 상기 수와 연관된 제2그룹의 메모리 개소들내에 기억되는 계수들의 합산상태를 제공해 주기 위해 상기 제2그룹의 상기 메모리 개소들에 연결되는 제2합산수단을 더 포함하는 것이 특징인 데이타 압축 기억장치.
6. 제5항에 있어서, 상기 제1합산수단은 계수상태들이 상기 제1그룹의 연속 메모리 개소들의 상기 수내에 기억되는 사건들의 총수 상태를 제공해 주는 것이 특징인 데이타 압축 기억장치.
7. 제6항에 있어서 상기 제1합산수단에 의해 제공되는 합산상태를 상기 제2합산수단에 의해 동시에 제공되는 합산상태로 나눈값에 비례하는 펄스속도지시를 계산 및 표시해 주기 위해 상기 제1 및 제2합산수단에 연결된 계산 및 표시수단을 더 포함하는 것이 특징인 데이타 입력 기억장치.
8. 제7항에 있어서, 상기 계산 및 표시수단은 또한 연속적으로 계산된 사건속도 표시들간의 관계를 근거한 변동속도 지시를 발생시키도록 동작되는 것이 특징인 데이타 압축 기억장치.
9. 발생속도가 넓은 범위에 걸쳐 변화할 수 있는 연속 사건들의 시간속도를 모니터링하기 위한 방법에 있어서, 상기 범위의 최저속도로 발생하는 연속 사건들간의 평균시간보다 더 짧으면서 기간이 동일한 시간간격이 계속되는 동안 연속 사건들을 검출하는 단계와, 적어도 하나의 사건이 발생되는 각각의 간격동안 발생하는 사건들의 수를 각각 나타내는 연속 계수들을 발생시키는 단계와, 적어도 하나의 사건이 발생되는 개개의 간격의 말단과 적어도 하나의 사건이 발생되는 바로앞의 간격말단간의 간격들의 수를 각각 나타내는 연속 계수들을 발생시키는 단계와, 그리고 두 연속 계수상태들을 기억시키는 단계를 포함하는 것이 특징인 데이타 압축 기억방법.
10. 제9항에 있어서, 적어도 하나의 사건이 발생되는 간격이 연속하는 동안 발생하는 사건들의 수에 대한 다수의 연속 계수들의 합을 동시에 발생되는 간격들의 수에 대한 다수의 연속 계수들의 합으로 나눠서 사건들의 발생속도를 전자적으로 구하는 단계를 더 포함하는 것이 특징인 데이타 압축 기억방법.

Images