KR930018829A - 다극성 직류 브러시리스 모터용 적응 정류지연장치 및 방법 - Google Patents

다극성 직류 브러시리스 모터용 적응 정류지연장치 및 방법 Download PDF

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Abstract

본 발명은 다-극성 직류 브러시리스 모터들에 적응 정류지연을 제공하기 위한 회로에 관한 것으로서, 본 회로는 모터 토크를 최대화하고, 전력 소모를 최소화하기 위해, 정류지연을 모터의 회전속도의 함수로서 조정한다. 종래기술과는 달리, 본 회로는 복잡한 회로나 외부의 구성요소들을 필요로하지 않는다. 본 회로는 전적으로 단일 집적회로 내에서 실시될 수 있다. 본 회로는 역-기전력 감지입력, 발진기. 전압홀딩 및 비례회로, 하나 이상의 비교기들 및 선택적인 외부 제어회로를 포함한다. 역-기전력 감지입력은 발진기의 작동을 제어한다. 전압홀딩 및 비례회로는 발진기출력을 처리하며, 비교기들에 의해 출력들을 공급한다. 비교기들은 정류지연 신호들과 선택적으로 다른 신호들을 발생한다. 본 회로는 또한 비-이상적 역-기전력-대-회전자-위치일치 혹은 정류과정 고유의 고정 시간지연들을 보상하기 위한 조정들을 허락한다.

Description

다극성 직류 브러시리스 모터용 적응 정류지연장치 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 제1실시예를 도시하는 블록도.
제2도는 본 발명에 따른 제1실시예를 도시하는 회로도.

Claims (58)

  1. 정류지연을 제공하기 위한 회로에 있어서, 입력을 수신하고 제1출력을 공급하기 위한 발진수단, 상기 제1출력에 연결되며, 제2출력을 제공하기 위한 전압홀딩-및-감쇠수단, 및 제3출력을 제공하기 위해 상기 제1출력 및 상기 제2출력에 연결되는 비교수단을 포함하여 구성되는 것을 특징으로 하는 회로.
  2. 제1항에 있어서, 상기 발진수단이 톱니파 발진기를 포함하여 구성되는 것을 특징으로 하는 회로.
  3. 제2항에 있어서, 상기 입력이 다수의 역-기전력 펄스들을 포함하며 상기 제1출력이 상기 다수의 역-기전력 펄스들의 인접한 두 펄스들 사이에서 시간에 따라 선형적으로 증가하여 이루어지는 것을 특징으로 하는 회로.
  4. 제2항에 있어서, 상기 톱니퍼 발진기가 전류원 및 캐패시터를 포함하여 구성되는 것을 특징으로 하는 회로.
  5. 제4항에 있어서, 상기 전류원이 스위칭 캐패시터 전류원을 포함하여 구성되는 것을 특징으로 하는 회로.
  6. 제2항에 있어서, 상기 발진기가 전류원, 연산증폭기 및 상기 연산증폭기의 궤환루프에 캐패시터를 포함하여 구성되는 것을 특징으로 하는 회로.
  7. 제2항에 있어서, 상기 발진수단이 상기 발진수단으로 흐르는 전류의 크기를 줄이기 위한 전력소모 감소수단을 더 포함하여 구성되는 것을 특징으로 하는 회로.
  8. 제7항에 있어서, 상기 전력소모 감소수단이 스위치를 포함하여 구성되는 것을 특징으로 하는 회로.
  9. 제1항에 있어서, 상기 전압홀딩-및-감쇠수단이 상기 제1출력에 연결되며, 제4출력을 제공하기 위한 전압홀딩수단 및 상기 제4출력에 연결되는 전압감쇠수단을 포함하여 구성되는 것을 특징으로 하는 회로.
  10. 제9항에 있어서, 상기 전압홀딩수단이 상기 발진수단의 다수의 각 사이클들 동안 상기 제1출력이 피크 출력값을 홀딩하여 이루어지는 것을 특징으로 하는회로.
  11. 제9항에 있어서, 상기 제2출력이 제1전압이며, 상기 제4출력이 제2전압이며, 상기 제1전압이 상기 제2전압의 1/2과 거의 동일하게 이루어지는 것을 특징으로 하는 회로.
  12. 제9항에 있어서, 상기 제3출력이 상기 전압홀딩수단을 제어하기 위해 상기 전압홀딩수단에 연결되어 이루어지는 것을 특징으로 하는 회로.
  13. 제9항에 있어서 상기 전압홀딩수단이, 상기 제1출력에 연결되는 제1단자 및 노드에 연결되는 제2단자를 갖는 스위치, 상기노드에 연결되는 제1단자를 갖는 캐패시티, 및 상기 노드에 연결되는 제1단자를 갖는 연산증폭기를 포함하여 구성되는 것을 특징으로 하는 회로.
  14. 제9항에 있어서, 상기 전압감쇠수단이 다수의 저항을 포함하여 구성되는 것을 특징으로 하는 회로.
  15. 제9항에 있어서, 상기 전압홀딩수단이 트랙-및-홀드회로를 포함하여 구성되는 것을 특징으로 하는 회로.
  16. 제9항에 있어서, 상기 전압홀딩수단이 샘플-및-홀드회로를 구성되는 것을 특징으로 하는 회로.
  17. 제9항에 있어서, 상기 비교수단이 제5출력을 제공하기 위한 수단을 더 포함하여 구성되는 것을 특징으로 하는 회로.
  18. 제17항에 있어서, 상기 제5출력이 상기 전압홀딩수단을 제어하기 위해 상기 전압홀딩수단에 연결되어 이루어지는 것을 특징으로 하는 회로.
  19. 제1항에 있어서, 상기 제3출력이 상기 전압홀딩-및-감쇠수단을 제어하기 위해 상기 전압홀딩-및-감쇠수단에 연결되어 이루어지는 것을 특징으로 하는 회로.
  20. 제1항에 있어서, 상기 비교수단이 제5출력을 제공하기 위한 수단을 더 포함하여 구성되는 것을 특징으로 하는 회로.
  21. 제20항에 있어서, 상기 제5출력이 상기 전압홀딩-및-감쇠수단을 제어하기 위해 상기 전압홀딩-및-감쇠수단에 연결되어 이루어지는 것을 특징으로 하는 회로.
  22. 제1항에 있어서, 상기 비교수단이 상기 입력에 존재하는 의사신호들을 억제하기 위한 억제신호를 공급하여 이루어지는 것을 특징으로 하는 회로.
  23. 제1항에 있어서, 상기 발진수단, 상기 전압홀딩-및-감쇠수단 그리고 상기 비교수단이 단일 집적회로 내에 결합되어 이루어지는 것을 특징으로 하는 회로.
  24. 제1항에 있어서, 상기 발진수단을 제어하기 위한 타이밍성분이 분리된 성분으로서 실시되어 이루어지는 것을 특징으로 하는 회로.
  25. 제1항에 있어서, 상기 전압홀딩-및-감쇠수단이 상기 제1출력이 연결되며, 제4출력을 제공하기 위한 전압감쇠수단 및 상기 제4출력에 연결되는 전압홀딩수단을 포함하여 구성되는 것을 특징으로 하는 회로.
  26. 제25항에 있어서, 상기 제4출력이 제1전압이며, 상기 제1출력이 제2전압이며, 상기 제1전압이 상기 제2전압의 1/2과 거의 동일하기 이루어지는 것을 특징으로 하는 회로.
  27. 제25항에 있어서, 상기 전압홀딩수단이 상기 발진수단의 다수의 각 사이클들 동안 상기 제4출력이 피크출력값을 홀딩하여 이루어지는 것을 특징으로 하는 회로.
  28. 제25항에 있어서, 상기 제3출력이 상기 전압홀딩수단을 제어하기 위해 상기 전압홀딩수단에 연결되어 이루어지는 것을 특징으로 하는 회로.
  29. 제25항에 있어서, 상기 전압홀딩수단이, 상기 제1출력에 연결되는 제1단자 및 노드에 연결되는 제2단자를 갖는 스위치, 상기 노드에 연결되는 제1단자를 갖는 캐패시티. 및 상기 노드에 연결되는 제1단자를 갖는 연산증폭기를 포함하여 구성되는 것을 특징으로 하는 회로.
  30. 제25항에 있어서, 상기 전압감쇠수단이 다수의 저항을 포함하여 구성되는 것을 특징으로 하는 회로.
  31. 제25항에 있어서, 상기 전압홀딩수단이 트랙-및-홀드회로를 포함하여 구성되는 것을 특징으로 하는 회로.
  32. 제25항에 있어서, 상기 전압홀딩수단이 샘플-및-홀드회로를 포함하여 구성되는 것을 특징으로 하는 회로.
  33. 제25항에 있어서, 상기 비교수단이 제5출력을 제공하기 위한 수단을 더 포함하여 구성되는 것을 특징으로 하는 회로.
  34. 제33항에 있어서, 상기 제5출력이 상기 전압홀딩수단을 제어하기 위해 상기 전압홀딩수단에 연결되어 이루어지는 것을 특징으로 하는 회로.
  35. 정류지연을 제공하기 위한 회로에 있어서, 입력을 수신하고 제1출력을 공급하기 위한 발진수단, 상기 제1출력에 연결되며, 제2출력을 공급하기 위한 전압 홀딩수단, 상기 제1출력에 연결되며, 제3출력을 제공하기 위한 증폭수단,및 상기 제2출력 및 상기 제3출력에 연결되며, 제4출력을 공급하기 위한 비교수단을 포함하여 구성되는 것을 특징으로 하는 회로.
  36. 제35항에 있어서, 상기 발진수단이 톱니파 발진기를 포함하여 구성되는 것을 특징으로 하는 회로.
  37. 제36항에 있어서, 상기 입력이 다수의 역-기전력 펄스들을 포함하여 상기 제1출력이 상기 다수의 역-기전력 펄스들의 인접한 두 펄스들 사이에서 시간에 따라 선형적으로 증가하여 이루어지는 것을 특징으로 하는 회로.
  38. 제38항에 있어서, 상기 톱니파 발진기가 전류원 및 캐패시터를 포함하여 구성되는 것을 특징으로 하는 회로.
  39. 제36항에 있어서, 상기 전류원이 스위칭 캐패시터 전류원을 포함하여 구성되는 것을 특징으로 하는 회로.
  40. 제36항에 있어서, 상기 톱니파 발진기가 전류원, 연산증폭기 및 산기 연산증폭기의 궤환루프에 캐패시터를 포함하여 구성되는 것을 특징으로 하는 회로.
  41. 제36항에 있어서, 상기 발진수단이 상기 발진수단으로 흐르는 전류의 크기를 줄이기 위한 전력소모 감소수단을 더 포함하여 구성되는 것을 특징으로 하는 회로.
  42. 제41항에 있어서, 상기 전력소모 감소수단이 스위치를 포함하여 구성되는 것을 특징으로 하는 회로.
  43. 제35항에 있어서, 상기 전압홀딩수단이 상기 발진수단의 다수의 각 사이클들 동안 상기 제1출력의 피크출력값을 홀딩하여 이루어지는 것을 특징으로 하는 회로.
  44. 제35항에 있어서, 상기 제3출력이 제1전압이며, 상기 제1출력이 제2전압이며, 상기 제1전압이 상기 제2전압의 두배와 거의 동일하게 이루어지는 것을 특징으로 하는 회로.
  45. 제35항에 있어서, 상기 제4출력이 상기 전압홀딩수단을 제어하기 위해 상기 전압홀딩수단에 연결되어 이루어지는 것을 특징으로 하는 회로.
  46. 제35항에 있어서, 상기 비교수단이 상기 입력에 존재하는 의사신호들을 억제하기 위한 억제신호를 공급하여 이루어지는 것을 특징으로 하는 회로.
  47. 제35항에 있어서, 상기 발진수단, 상기 전압홀딩수단, 상기 증폭수단 및 상기 비교수단이 단일 집적회로 내에 결합되어 이루어지는 것을 특징으로 하는 회로.
  48. 제35항에 있어서, 상기 발진수단을 제어하기 위한 타이밍 성분이 분리된 성분으로서 실시되어 이루어지는 것을 특징으로 하는 회로
  49. 제35항에 있어서, 상기 전압홀딩수단이, 상기 제1출력에 연결되는 제1단자 및 노드에 연결되는 제2단자를 갖는 스위치, 상기 노드에 연결되는 제1단자를 갖는 캐패시티, 및 상기 노드에 연결되는 제1단자를 갖는 연산증폭기를 포함하여 구성되는 것을 특징으로 하는 회로.
  50. 제35항에 있어서, 상기 증폭수단이 연산증폭기 및 두개의 저항을 포함하여 구성되는 것을 특징으로 하는 회로.
  51. 제35항에 있어서, 상기 전압홀딩수단이 트랙-및-홀드회로를 포함하여 구성되는 것을 특징으로 하는 회로.
  52. 제35항에 있어서, 상기 전압홀딩수단이 샘플-및-홀드회로를 포함하여 구성되는 것을 특징으로 하는 회로.
  53. 정류지연을 제공하기 위한 회로에 있어서, 역-기전력 펄스를 검출하는 단계, 역-기전력 펄스가 발생된 이후 경과된 시간에 비례하는 전압을 발생하는 단계, 상기 전압의 피크값을 홀딩하는 단계, 상기 전압의 비례적으로 감소된 피크값을 발생하기 위해 상기 전압의 상기 피크값을 비례적으로 감소하는 단계, 상기 전압을 상기전압의 비례적으로 감소된 피크값과 비교하는 단계, 및 지연된 정류신호를 발생하는 단계를 포함하여 구성되는 것을 특징으로 하는 회로.
  54. 제53항에 있어서, 상기 전압의 상기 피크값이 상기 전압의 상기 피크값의 거의 1/2로 비례적으로 감소되어 이루어지는 것을 특징으로 하는 방법.
  55. 정류지연을 제공하기 위한 회로에 있어서, 역-기전력 펄스를 검출하는 단계, 역-기전력 펄스가 발생된 이후 경과된 시간에 비례하는 전압을 발생하는 단계, 비례적으로 감소된 전압을 발생하기 위해 상기 전압의 비례적으로 감소하는 단계, 상기 비례적으로 감소된 전압의 피크값을 홀딩하는 단계, 상기 전압을 상기전압의 비례적으로 감소된 전압의 상기 피크값과 비교하는 단계, 및 지연된 정류신호를 발생하는 단계를 포함하여 구성되는 것을 특징으로 하는 회로.
  56. 제55항에 있어서, 상기 전압이 상기 전압의 거의 1/2로 비례적으로 감소되어 이루어지는 것을 특징으로 하는 회로.
  57. 정류지연을 제공하기 위한 회로에 있어서, 역-기전력 펄스를 검출하는 단계, 역-기전력 펄스가 발생된 이후 경과된 시간에 비례하는 전압을 발생하는 단계, 비례적으로 증가된 전압을 발생하기 위해 상기 전압의 비례적으로 증가하는 단계, 상기 비례적으로 증가된 전압을 상기전압의 상기 피크값과 비교하는 단계, 및 지연된 정류신호를 발생하는 단계를 포함하여 구성되는 것을 특징으로 하는 회로.
  58. 제57항에 있어서, 상기 전압이 상기 전압의 거의 2배로 비례적으로 증가되어 이루어지는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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