KR930014067A - 다중채널 dma동작을 지원하기 위한 회로 아키텍처 - Google Patents

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Abstract

각 채널에 대한 데이터 전송을 데이터 슬라이스의 시퀀스로 분할하고 슬라이스-바이-슬라이스 기준으로 인터리빙함으로써 다중 DMA채널을 지원하는 방법 및 장치.
전송 자원의 제어는 DMA채널 사이에서 이동될 수 있지만, 각 채널에 대한 데이터 슬라이스의 정리는 보존된다.
본 발명은 또한 다중 인터리빙 DMA채널을 지원할 수 있는 회로 아키텍처를 개시하고 있다. 회로 아키텍처는 이중-포트메모리, 채널 시퀀서 및 채널 인터리브 제어를 구비한다. 이중-포트메모리는 채널을 통해 전송될 데이티의 슬라이스를 기억한다. 채널 시퀀서는 이중-포트메모리에서 데이터 슬라이스의 채널 정리를 유지한다.
채널 인터리브 제어 유니트는 채널 인터리브 크기, 현재 데이터 전송 계수 및 채널당 전체 전송 계수를 모니터함으로써 채널이 그들의 데이터 전송을 인터리브하게한다.
제2채널은 제1채널이 그의 채널 인터리브 크기에 도달했을때 또는 제1채널이 그의 요구된 전체 전송 계수를 전송하였을매 제1채널과 동일한 매체를 통해 데이터를 전송하게되어 효율적인 버스이용을 제공한다.

Description

다중채널 DMA 동작을 지원하기 위한 회로 아키텍처.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 사상을 포함하는 다중 인티리빙 DMA 채널을 지원하기 위한 회로 아키텍처의 도형.
제4도는 본 발명의 사상을 포함하는 회로 아키택처의 도형.
제5도는 바람직한 실시예에서 회로 아키텍처의 도형.

Claims (12)

  1. 다수의 데이터 채널을 통해 컴퓨터의 메모리와 다수의 주변 장치사이에 데이터를 전송하기 위한 회로 아키텍처에 있어서, 상기 데이터 채널을 통해 전송되고 있는 다수의 데이터 슬라이스를 다수의 데이터 장소에 버퍼링하기 위해 상기 메모리와 상기 주변장치사이에 결합되는 이중-포트메모리로서 상기 이중-포트메모리로 기입하고 그리고 상기 이중-포트메모리로 부터 판독하기 위한 기입 수단 및 판독 수단을 구비하고 상기 기입수단은 상기 데이터 장소가 오버라이트되지 않도록 상기 데이터 장소가 상기 판독수단에 의해 상기 이중-포트메모리로 부터 판독되기 전에 데이터 장소에 기입하지 않는 이중-포트메모리; 데이터 채널 번호의 각각이 상기 이증-포트메모리에 기억된 상기 데이터 슬라이스중 하나에 대응하는 다수의 데이터 채널 번호를 그곳에 기억하기 위해 상기 이중-포트메모리에 결합되며, 제1채널로 부터의 데이터 슬라이스가 상기 이중-포트 메모리로 기입될때 상기제1채널 번호를 기입하여 상기 제1채널 번호가 상기 데이터 슬라이스의 소스채널을 나타내도록 하며, 상기 데이터 슬라이스가 상기 이중-포트 메모리로 부터 판독될때 상기 제1채널 번호를 판독하여 상기 제1채널 번호가 상기 데이터 슬라이스의 목적지 채널을 나타내도록 하는 채널 시퀀스수단으로서 여기에서 상기 데이트 슬라이스는 상기 채널 시퀀스 수단에 기억된대로 상기 제1채널을 통해 상기 이중-포트메모리로 기입되고 그리고 이로부터 판독되는 채널 시퀀스수단; 및 상기 이중-포트메모리를 통해 상기 데이터 채널의 각각에 대해 전송되는 데이터의 양을 모니러 하기위해 상기 이중-포트메모리 및 상기 채널시퀀스 수단에 결합되는 채널제어수단을 구비하는 것을 특징으로 하는 회로 아키텍처.
  2. 제1항에 있어서, 상기 이중-포트메모리를 통해 상기 데이터채널에 대한데이터 전송을 인터리브 하기 위해 상기 이중-포트메모러 및 상기 채널 시퀀스 수단에 결합되는 채널 인터리브 수단을 추가로 구비하고, 상기 채널 인터리브 수단은 제2채널이 인터리브하는때를 결정하기 위해 판독 및 기입 양방향에서 각각의 데이터 채널에 대응하는 소정의 채널 인터리브 크기, 전체 전송 계수 및 현재 전송 계수를 판독하며, 상기 제1채널이 소정의 채널인터리브 크기와 같은 또는 보다 작은 데이터를 전송한후 데이터가 상기 제2채널을 통해 전송되게 하며, 또한 상기 제2채널이 상기 제1채널이 그의 소정의 채널 인티리브 크기에 도달하는 것을 기다리지 않고 그의 데이터를 전송하도륵 상기 재1채널이 그의 전체 전송 계수를 완료한후 상기 제2채널이 데이터를 전송하게 하는 것을 특징으로하는 회로 아키텍처.
  3. 제2항에 있어서, 상기 데이더 채널중 어느것이 상기 이중-포트메모리로 데이터를 전송할 수 있고 그리고 어느것이 상기 이중-포트메모리로 부터 데이터를 전송할 수 있는지를 소겅의 우선순위 방안에 따라 결정하기위해 상기 이중-포트 메모리에 결합되는 중재수단; 및 데이터 채널이 상기 이중-포트메모리의 제어를 계속해서 가지고 데이터를 전송하도록 상기 중재 수단을 디스에이블링하기 위해 상기 중재 수단에 결합되는 중재 디스에이블 수단을 추가로 구비하는 것을 특징으로 하는 회로 아키텍처.
  4. 제2항에 있어서, 상기 이중-포트메모리는 데이터를 상기 이중-포트 메모리로 기입하기 위해 상기 이중-포트메모리에 결합되며, 상기 이중-포트메모리에서 마지막 장소로부터 첫번째 장소로 상기 이중-포트 메모리를 랩핑하는 상기 기입 포인디 수단; 및 상기 이중-포트메모리로부터 데이터를 판독하기 위해 상기 이중-포트메모리에 결합되며, 상기 이중-포트메모리에서 마지막 장소로 부터 첫번째 장소로 상기 이중-포트메모리를 랩핑하는 판독포인터 수단을 추가로 구비하며, 상기 기입 포인터수단은 데이터가 판독되기 진에 오버라이트되지 않도록 상기 판독 포인터수단을 넘어 기입하지 않으며, 상기 이중-포트메모리는 상기 기입 포인터수단이 상기 판독 포인터수단과 일치할때 비어있는 것을 특징으로 하는 회로 아키텍처.
  5. 제4항에 있어서, 상기 채널 시퀀스 수단은 상기 이중-포트메모리에 전송될 데이터 슬라이스를 위해 상기 채널 시퀀스수단에 채널 번호를 기입하여 상기 채녈번호가 상기 데이터 슬라이스의 소스 채널 번호를 나타내도록 상기 채널 시퀀스 수단에 결합되는 소스 포인터수단; 및 데이터 슬라이스를 상기 이중-포트메모리로 부터 판독하려고할때 채널 번호를 상기 채널 시퀀스 수단에 기입하여 상기 채널 번호가 상기 데이터 슬라이스의 목적지 채널 번호를 나터내도록 상기 채널 시퀀스 수단에 결합되는 목적지 포인터 수단을 추가로 구비하며, 상기 목적지포인터 수단은 상기 소스 포인터 수단을 지나가지 않고 상기 소스-포인터 수단은 상기 목적지 포인터 수단을 지나가지 않는 것을 특징으로 하는 회로 아키텍처.
  6. 제5항에 있어서, 상기 이중-포트메모리는 2개의 이중-포트 RAM을 구비하며, 상기 2개의 이중-포트RAM의 각각은 상기 메모리로부터 상기 주변장치로 그리고 상기 주변장치로부터 상기 메모리로 각각 데이터를 독립적으로 전송할 수 있는 것을 특징으로 하는 회로 아키텍처.
  7. 메모리와 주변장치가 다수의 DMA 채널을 통해 결합되는 컴퓨터의 상기 메모리와 상기 다수의 주변장치사이에 결합되는 회로 아키텍처를 통해 데이터를 전송하는 방법에 있어서, 상기 DMA채널을 통해 전송되는 다수의 데이터 슬라이스를 다수의 데이터 장소에 기억하는것 (상기 다수의 데이터 장소는 상기 메모리와 상기 주변장치 사이에 결합된 이중-포트메모리에 있고, 상기 이중-포트메모리는 상기 이중-포트메모리로 기입하고 그리고 이로부티 판독하기 기입수단 및 판독수단을 구비하고, 상기 기입수단은 상기 데이터 장소가 오버라이트 되지 않도록 상기 데이터 장소가 상기 판독수단에 의해 상기 이중-포트메모리부터 판독되기전에 데이터 장소에 기입하지 않는다); 상기 이중-포트메모리에 결합된 채널 시퀀스수단에 다수의 DMA 채널번호를 기억하는것 (상기 DMA 채널번호의 각각은 상기 이중-포트 메모리에 버퍼된 상기 데이더 슬라이스중 하나에 대응하여, 상기 채널시퀀스 수단은 제1채널 번호가 상기 데이터 슬라이스의 소스 채널을 나타내도록 상기 제1채널로 부터의 데이터 슬라이스가 상기 이중-포트메모리로 기입될때 제1채널번호를 기입하며, 상기 채널시퀀스 수단은 상기 제1채널번호가 상기 데이터 슬라이스의 목적지 채널을 나타내도록 상기 데이터 슬라이스가 상기 이중-포트메모리로부터판독될때 상기 제1채널번호를 판독하며, 여기에서 상기 데이터 슬라이스는 상기 채널시퀀스 수단에 기억된대로 상기 제1채널을 통해 상기 이중-포트메모리로 기입되고 그리고 이로부터 판독된다); 및 상기 이중-포트메모리 및 상기 채널 시퀀스 수단에 결합된 채널제어수단을 통해 상기 이중-프트 메모리를 통해 상기 데이터 채널의 각각에 대해 전송된 데이터의 양을 모니터하는 것을 포함하는 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 상기 이중-포트메모리 및 상기 채널 시퀀스 수단에 결합된 채널 인터리브 수단을 사용함으로써 상기 이중-포트메모리를 통해 상기 DMA채널에 대한 데이터 전송을 인터리브하는 단계를 추가로 구비하며, 상기 채널인터리브수단은 재2채널이 언제 인티리브하는지를 결정하기위해 판독 및 기입 양방향에서 각 DMA채널에 대응하는 소정의 채널 인터리브크기, 전체 전송계수 및 현재 전송계수를 판독하고, 상기 채널 인터리브수단은 상기 제1채널이 그의 소정의 채널 인터리브 크기와 같거나 또는 보다 작은 데이터를 전송한후 데이터가 상기 제2채널을 통해 전송되도록 하고, 상기 채널 인터리브 수단은 또한 상기 제2채널이 상기 제1채널이 그의 소정의 채널 인터리브 크기에 도달하기를 기다리지 않고 그의 데이터를 전송하도록 상기 제1채널이 그의 전체 전송 계수를 완료한후 상기 제2채널이 데이터를 전송하게하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기 DMA채널을 통해 전송되는 다수의 데이터 슬라이스를 다수의 데이터 장소에 기억하는 단계는 상기 이중-메모리에 결합되는 기입 포인터 수단을 사용함으로씨 상기 이중-포트메모리에 데이터를 기입하는것 (상기 기입 포인터 수단은 상기 이중-포트메모리에서 마지막 장소로 부티 첫번째 장소로 상기 이중-포트 메모리를 랩핑한다); 상기 이중-포트메모리에 결합된 판독 포인터 수단을 사용함으로써 상기 이중-포트메모리로부터 데이터를 판독하는 것을 추가로 구비하며, 상기 판독포인터 수단은 상기 이중-포트메모리에서 마지막장소로 부터 첫번째 장소로 상기 이중-포트메모리를 랩핑하고, 상기 기입 포인터 수단은 데이터가 판독되기 전에 오버라이트 되지 않도록 상기 기입 프인터 수단을 넘어 기입하지 않으며, 상기 이중-포트 메모리는 상기 기입 포인터 수단이 상기 판독 포인터 수단과 일치할때 비어있는 것을 특징으로 하는 방법.
  10. 제7항에 있어서, 상기 채널 시퀀스 수단에 다수의 데이터 채널 번호를 기억하는 단계는 상기 채널 번호가 상기 데이터 슬라이스의 소스 채널 번호를 나타내도록 상기 이중-포트 메모리에 전송될 데이터 슬라이스를 위해 상기 채널 시퀀스 수단에 결합된 소스 포인터 수단을 사용함으로써 상기 채널 시퀀스 수단에 채널 번호를 기입하는것; 상기 채널 번호가 상기 데이터 슬라이스의 목적지 채널 번호를 나타내도록 데이더 슬라이스가 상기 이중-포트 메모리로부터 판독되려면 상기 채널 시퀀스 수단에 결합된 목적지 포인터 수단을 사용함으로써 상기 채널시퀀스 수단에서 채널 번호를 판독하는 것을 추가로 구비하며, 상기 목적지 포인터 수단은 상기 소스 포인터 수단을 지나가지 않고 상기 소스포인터 수단은 상기 목적지 포인터 수단을 지나가지 않는 것을 특징으로 하는 방법.
  11. 제8항에 있어서, 상기 채널 시퀀스 수단에 다수의 데이터 채널 채널 번호를 기억하는 단계는 상기 채널번호가 상기 데이터 슬라이스의 소스채널 번호를 나타내도록 상기 이중-포트메모리에 전송될 데이터 슬라이스를 위해 상기 채널 시퀀스 수단에 결합된 소스 포인터 수단을 사용함으로써 상기 채널 시퀀스 수단에 채 널 번호를 기입하는것; 상기 채널 번호가 상기 데이터 슬라이스의 목적지 채널 번호를 나타내도록 데이터 슬라이스가 상기이중-포트 메모리로부터 판독되러면 상기 채널 시퀀스 수단에 결합된 목적지 포인티 수단을 사용함으로써 상기 채널 시퀀스 수단에서 채널 번호를 판독하는 것을 추가로 구비하며, 상기 목적지 포인터 수단은 상기 소스 포인터 수단을 지나가지 않고 상기 소스포인터 수단은 상기 목적지 포인터 수단을 지나가지 않는것을 특징으로 하는 방법.
  12. 제7항에 있어서, 상기 이중-포트메모리로 그리고 이로부터 데이터를 전송하기 위해 상기 다수의 데이터 채널 사이에서 중재하는 단계를 추가로 구비하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920025767A 1991-12-30 1992-12-28 다중 채널 디엠에이 동작을 지원하기 위한 회로 아키텍처 KR0142175B1 (ko)

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