JPH07244607A - キューメモリシステムおよびその方法 - Google Patents
キューメモリシステムおよびその方法Info
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- JPH07244607A JPH07244607A JP3140995A JP3140995A JPH07244607A JP H07244607 A JPH07244607 A JP H07244607A JP 3140995 A JP3140995 A JP 3140995A JP 3140995 A JP3140995 A JP 3140995A JP H07244607 A JPH07244607 A JP H07244607A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1642—Handling requests for interconnection or transfer for access to memory bus based on arbitration with request queuing
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- Memory System (AREA)
Abstract
(57)【要約】
【目的】 単一の処理を使用してキューに対しメモリ値
の格納または取出しを行なうことができる柔軟性あるメ
モリ転送システムを提供するキューメモリシステム（１
０）を実現する。 【構成】 キューコントローラ（２０）はキューメモリ
（１８）と周辺装置（２２，２４）との間のデータの転
送を制御する。さらに、各周辺装置はキューメモリの選
択されたチャネルをアクセスするよう構成されたキュー
制御レジスタを有する。開示されたキューメモリシステ
ムは該システムの中央処理ユニット（１２）のサイクル
タイムを効率的に使用してより一般的な処理ステップを
乱すことなくキューアクセスを行なう。本キューメモリ
システムは中央処理ユニットがバスの使用を要求しない
タイミングサイクルを待機する。その時間にキューメモ
リシステムはキューと周辺装置との間でデータを転送す
る。
の格納または取出しを行なうことができる柔軟性あるメ
モリ転送システムを提供するキューメモリシステム（１
０）を実現する。 【構成】 キューコントローラ（２０）はキューメモリ
（１８）と周辺装置（２２，２４）との間のデータの転
送を制御する。さらに、各周辺装置はキューメモリの選
択されたチャネルをアクセスするよう構成されたキュー
制御レジスタを有する。開示されたキューメモリシステ
ムは該システムの中央処理ユニット（１２）のサイクル
タイムを効率的に使用してより一般的な処理ステップを
乱すことなくキューアクセスを行なう。本キューメモリ
システムは中央処理ユニットがバスの使用を要求しない
タイミングサイクルを待機する。その時間にキューメモ
リシステムはキューと周辺装置との間でデータを転送す
る。
Description
【０００１】
【産業上の利用分野】この発明は一般的にはキューシス
テム（ｑｕｅｕｅ ｓｙｓｔｅｍ）に関し、かつより特
定的にはデータプロセッサにおけるキューシステムに関
する。
テム（ｑｕｅｕｅ ｓｙｓｔｅｍ）に関し、かつより特
定的にはデータプロセッサにおけるキューシステムに関
する。
【０００２】
【従来の技術】数多くのデータ処理の用途においては、
データがデータプロセッサの周辺装置とメモリとの間で
通信される。いくつかの周辺装置と通信するための単一
のメモリを有する汎用目的のシステムにおいては、各々
の周辺装置とメモリとの間をインタフェースするために
ダイレクトメモリアクセス（ＤＭＡ）回路が使用され
る。該ＤＭＡ回路はデータ処理システムにおける周辺装
置とメモリとの間でデータを通信するための汎用目的の
方法を提供する。一般に、ＤＭＡはＣＰＵが関与するこ
とを必要とせずに周辺装置とメモリとの間で直接データ
を転送する。ＤＭＡ回路を使用することによって、ＣＰ
Ｕは必要な情報のためにメモリをアクセスする場合に必
要とされない。しかしながら、ＣＰＵはメモリ転送が行
なわれている間に一時的に動作を停止しなければならな
い。したがって、ＤＭＡ回路は一般に転送を行なうため
にＣＰＵに割込むのに比較して周辺装置がメモリにアク
セスする場合に必要な時間を低減する。
データがデータプロセッサの周辺装置とメモリとの間で
通信される。いくつかの周辺装置と通信するための単一
のメモリを有する汎用目的のシステムにおいては、各々
の周辺装置とメモリとの間をインタフェースするために
ダイレクトメモリアクセス（ＤＭＡ）回路が使用され
る。該ＤＭＡ回路はデータ処理システムにおける周辺装
置とメモリとの間でデータを通信するための汎用目的の
方法を提供する。一般に、ＤＭＡはＣＰＵが関与するこ
とを必要とせずに周辺装置とメモリとの間で直接データ
を転送する。ＤＭＡ回路を使用することによって、ＣＰ
Ｕは必要な情報のためにメモリをアクセスする場合に必
要とされない。しかしながら、ＣＰＵはメモリ転送が行
なわれている間に一時的に動作を停止しなければならな
い。したがって、ＤＭＡ回路は一般に転送を行なうため
にＣＰＵに割込むのに比較して周辺装置がメモリにアク
セスする場合に必要な時間を低減する。
【０００３】データ処理動作の間に、ＤＭＡ回路はどこ
からデータが転送されるかを決定するためにソースアド
レス値を必要とし、かつどこへデータが転送されるかを
決定するためにデスティネイションアドレス値を必要と
する。該ソースアドレス値およびデスティネイションア
ドレス値はデータ処理システムのユーザによって行なわ
れている動作に応じて周辺装置の１つあるいはアクセス
されるメモリロケーションを識別する。したがって、Ｄ
ＭＡ回路はメモリをアクセスするために少なくとも２つ
のバスサイクルおよび各々に関連する処理時間を必要と
する。２つの転送のために必要とされる時間はそれほど
大きなものではないが、いくつかのユーザはより少ない
時間を必要とする方法を好むであろう。さらに、いくつ
かのユーザはＤＭＡ回路に関連するハードウェアコスト
を負担することができないかもしれない。ＤＭＡ回路の
大部分はデータ処理システムにおいて回路のかなり大き
な部分を必要とする。したがって、ＤＭＡ回路は、単一
のメモリロケーションよりも、メモリのブロックにアク
セスする大きなデータ処理システムにおいて使用する場
合にのみ正当化されるのが普通である。
からデータが転送されるかを決定するためにソースアド
レス値を必要とし、かつどこへデータが転送されるかを
決定するためにデスティネイションアドレス値を必要と
する。該ソースアドレス値およびデスティネイションア
ドレス値はデータ処理システムのユーザによって行なわ
れている動作に応じて周辺装置の１つあるいはアクセス
されるメモリロケーションを識別する。したがって、Ｄ
ＭＡ回路はメモリをアクセスするために少なくとも２つ
のバスサイクルおよび各々に関連する処理時間を必要と
する。２つの転送のために必要とされる時間はそれほど
大きなものではないが、いくつかのユーザはより少ない
時間を必要とする方法を好むであろう。さらに、いくつ
かのユーザはＤＭＡ回路に関連するハードウェアコスト
を負担することができないかもしれない。ＤＭＡ回路の
大部分はデータ処理システムにおいて回路のかなり大き
な部分を必要とする。したがって、ＤＭＡ回路は、単一
のメモリロケーションよりも、メモリのブロックにアク
セスする大きなデータ処理システムにおいて使用する場
合にのみ正当化されるのが普通である。
【０００４】
【発明が解決しようとする課題】ＤＭＡ回路と比較して
専用のキュー方式メモリ（ｑｕｅｕｅｄ ｍｅｍｏｒ
ｙ）は使用する回路が少なくかつ一般にはメモリアクセ
スを行なうためにＣＰＵの介在を必要としない。しかし
ながら、キュー方式のメモリはＤＭＡ回路ほど一般的で
はなく、かつ典型的には特定の周辺装置に対して設計さ
れる。データ処理システムにおいて使用できる周辺装置
のデータインタフェース要求が各々異なるため、各々の
周辺装置に対して使用されるキュー方式メモリはそれぞ
れの周辺装置においてのみ使用するよう設計されなけれ
ばならない。したがって、キュー方式メモリは各々の周
辺装置の一部として含められかつ周辺装置が修正される
たびごとに再設計されなければならない。そのような限
定性（ｓｐｅｃｉｆｉｃｉｔｙ）はしばしば製造の設計
過程の間におけるオーバヘッドの増大を生じる。さら
に、各々の周辺装置にキューメモリおよび対応する制御
回路が含められなければならないためチップサイズもま
た増大する。
専用のキュー方式メモリ（ｑｕｅｕｅｄ ｍｅｍｏｒ
ｙ）は使用する回路が少なくかつ一般にはメモリアクセ
スを行なうためにＣＰＵの介在を必要としない。しかし
ながら、キュー方式のメモリはＤＭＡ回路ほど一般的で
はなく、かつ典型的には特定の周辺装置に対して設計さ
れる。データ処理システムにおいて使用できる周辺装置
のデータインタフェース要求が各々異なるため、各々の
周辺装置に対して使用されるキュー方式メモリはそれぞ
れの周辺装置においてのみ使用するよう設計されなけれ
ばならない。したがって、キュー方式メモリは各々の周
辺装置の一部として含められかつ周辺装置が修正される
たびごとに再設計されなければならない。そのような限
定性（ｓｐｅｃｉｆｉｃｉｔｙ）はしばしば製造の設計
過程の間におけるオーバヘッドの増大を生じる。さら
に、各々の周辺装置にキューメモリおよび対応する制御
回路が含められなければならないためチップサイズもま
た増大する。
【０００５】したがって、データ処理システムの設計者
は回路のための高いオーバヘッドを必要とする一般的な
手法と製造の前の設計に対する高いオーバヘッドを必要
とするより特定的な手法との間で選択を行なわなければ
ならない。各々の手法は明確な利点を有するが、各々の
手法は最適の結果を提供するものではない。
は回路のための高いオーバヘッドを必要とする一般的な
手法と製造の前の設計に対する高いオーバヘッドを必要
とするより特定的な手法との間で選択を行なわなければ
ならない。各々の手法は明確な利点を有するが、各々の
手法は最適の結果を提供するものではない。
【０００６】
【課題を解決するための手段および作用】前に述べた必
要性は本発明によって満たされる。したがって、第１の
実施例では、キューメモリシステムが提供される。該キ
ューメモリシステムは複数のデータ処理動作を実行する
ための中央処理ユニットを含む。該中央処理ユニットは
複数のデータ値、複数のアドレス値、および第１の制御
信号を提供する。前記キューメモリシステムはまた第１
の周辺機能を実行するための第１の周辺装置を含む。該
第１の周辺装置は第１のキュー要求信号を提供する。前
記周辺装置は前記中央処理ユニットに接続されて前記複
数のデータ値、前記複数のアドレス値、および前記第１
の制御信号を受信する。前記第１のキュー要求信号に応
答して第１のキューアクセス要求信号を発生するための
制御回路もまた前記キューメモリシステムに含まれてい
る。該制御回路は前記第１の周辺装置に接続されて前記
第１のキュー要求信号を受信する。前記キューメモリシ
ステムはまた複数のキューチャネルを有するキューメモ
リを含む。前記複数のキューチャネルの内の第１のあら
かじめ選択された１つが前記第１のキューアクセス要求
信号によってアクセスされる。前記キューメモリは前記
第１のキューアクセス要求信号が所定の論理状態にある
とき第１のデータ値を通信する。前記キューメモリは前
記第１の周辺装置と別個に構成される。
要性は本発明によって満たされる。したがって、第１の
実施例では、キューメモリシステムが提供される。該キ
ューメモリシステムは複数のデータ処理動作を実行する
ための中央処理ユニットを含む。該中央処理ユニットは
複数のデータ値、複数のアドレス値、および第１の制御
信号を提供する。前記キューメモリシステムはまた第１
の周辺機能を実行するための第１の周辺装置を含む。該
第１の周辺装置は第１のキュー要求信号を提供する。前
記周辺装置は前記中央処理ユニットに接続されて前記複
数のデータ値、前記複数のアドレス値、および前記第１
の制御信号を受信する。前記第１のキュー要求信号に応
答して第１のキューアクセス要求信号を発生するための
制御回路もまた前記キューメモリシステムに含まれてい
る。該制御回路は前記第１の周辺装置に接続されて前記
第１のキュー要求信号を受信する。前記キューメモリシ
ステムはまた複数のキューチャネルを有するキューメモ
リを含む。前記複数のキューチャネルの内の第１のあら
かじめ選択された１つが前記第１のキューアクセス要求
信号によってアクセスされる。前記キューメモリは前記
第１のキューアクセス要求信号が所定の論理状態にある
とき第１のデータ値を通信する。前記キューメモリは前
記第１の周辺装置と別個に構成される。
【０００７】本発明の第２の実施例においては、キュー
メモリシステムを実施する方法が提供される。該方法に
おいては、第１の周辺装置が第１のデータ処理動作を実
行するためにイネーブルされる。前記第１の周辺装置は
第１のデータ処理動作の実行の間に第１のキュー要求信
号を提供する。バス制御回路がイネーブルされて前記第
１のデータ処理動作の間に第１の制御信号を提供する。
前記第１のキュー要求信号に応答して第１のキュームー
ブ信号（ｑｕｅｕｅ ｍｏｖｅ ｓｉｇｎａｌ）が提供
される。該第１のキュームーブ信号はキューメモリの第
１のチャネルに対応する。第１のキューアドレス信号が
前記第１のキュームーブ信号に応じて発生される。該第
１のキューアドレス信号は前記第１のチャネルのキュー
メモリの第１のアドレスを示す。第１のキュー制御信号
が前記第１のキュームーブ信号に応じて発生される。該
第１のキュー制御信号はキューメモリの第１のチャネル
の動作を制御するために使用される。キューメモリの前
記第１のチャネルの第１のアドレスは前記第１のキュー
アドレス信号および前記第１のキュー制御信号の双方に
応答してアクセスされる。前記第１の周辺装置と前記キ
ューメモリとの間で第１のキューデータ値が通信され
る。
メモリシステムを実施する方法が提供される。該方法に
おいては、第１の周辺装置が第１のデータ処理動作を実
行するためにイネーブルされる。前記第１の周辺装置は
第１のデータ処理動作の実行の間に第１のキュー要求信
号を提供する。バス制御回路がイネーブルされて前記第
１のデータ処理動作の間に第１の制御信号を提供する。
前記第１のキュー要求信号に応答して第１のキュームー
ブ信号（ｑｕｅｕｅ ｍｏｖｅ ｓｉｇｎａｌ）が提供
される。該第１のキュームーブ信号はキューメモリの第
１のチャネルに対応する。第１のキューアドレス信号が
前記第１のキュームーブ信号に応じて発生される。該第
１のキューアドレス信号は前記第１のチャネルのキュー
メモリの第１のアドレスを示す。第１のキュー制御信号
が前記第１のキュームーブ信号に応じて発生される。該
第１のキュー制御信号はキューメモリの第１のチャネル
の動作を制御するために使用される。キューメモリの前
記第１のチャネルの第１のアドレスは前記第１のキュー
アドレス信号および前記第１のキュー制御信号の双方に
応答してアクセスされる。前記第１の周辺装置と前記キ
ューメモリとの間で第１のキューデータ値が通信され
る。
【０００８】これらおよび他の特徴、および利点は、添
付の図面と共に以下の詳細な説明を参照することにより
さらに明瞭に理解されるであろう。図面は本発明の唯一
の形態を表すことを意図しているものでないことに注目
することが重要である。
付の図面と共に以下の詳細な説明を参照することにより
さらに明瞭に理解されるであろう。図面は本発明の唯一
の形態を表すことを意図しているものでないことに注目
することが重要である。
【０００９】
【実施例】本発明はデータプロセッサにおいて複数の周
辺装置と共に使用できる柔軟性あるキュー方式メモリシ
ステムを提供する。このキューメモリシステムはキュー
にメモリ値を記憶するためにあるいは該キューからメモ
リ値を読み出すために単一の処理を使用する柔軟性ある
転送システムを提供する。キューメモリが各々の周辺装
置とほぼ同じ様式でインタフェースできるようにするた
め、各々の周辺装置においてインタフェースの目的のた
め少量の付加的な回路が設計される。この付加的な回路
およびキューメモリと各々の周辺装置との間のデータ転
送プロトコルは前記キューメモリシステムが多量の回路
領域を必要としない汎用のキューメモリを提供できるよ
うにする。実際的には、ここで説明されるキューメモリ
システムはより少ない回路を使用しながら設計者がより
多くの機能を達成できるようにする。さらに、前記キュ
ーメモリは汎用目的のものでありかつデータ転送プロト
コルの修正なしにかつ唯一の周辺装置と共に動作するよ
う特定的に設計されたキューの必要性なしにいくつかの
異なるタイプの周辺装置とインタフェースできる。
辺装置と共に使用できる柔軟性あるキュー方式メモリシ
ステムを提供する。このキューメモリシステムはキュー
にメモリ値を記憶するためにあるいは該キューからメモ
リ値を読み出すために単一の処理を使用する柔軟性ある
転送システムを提供する。キューメモリが各々の周辺装
置とほぼ同じ様式でインタフェースできるようにするた
め、各々の周辺装置においてインタフェースの目的のた
め少量の付加的な回路が設計される。この付加的な回路
およびキューメモリと各々の周辺装置との間のデータ転
送プロトコルは前記キューメモリシステムが多量の回路
領域を必要としない汎用のキューメモリを提供できるよ
うにする。実際的には、ここで説明されるキューメモリ
システムはより少ない回路を使用しながら設計者がより
多くの機能を達成できるようにする。さらに、前記キュ
ーメモリは汎用目的のものでありかつデータ転送プロト
コルの修正なしにかつ唯一の周辺装置と共に動作するよ
う特定的に設計されたキューの必要性なしにいくつかの
異なるタイプの周辺装置とインタフェースできる。
【００１０】本キューメモリシステムはキューメモリと
周辺装置との間におけるデータの転送を制御するために
キューコントローラを使用することにより少ない回路で
より多きな機能を提供できる。該キューコントローラは
概略的にキュー動作が要求されている時にアクセスされ
るべきアドレスを指示しかつキュー動作がそのアドレス
に格納するためのものであるかあるいはそのアドレスか
ら読み出すためのものであるかを指示するための方向
（ｄｉｒｅｃｔｉｏｎ）制御信号を受信するレジスタを
含む。さらに、各々の周辺装置は前記キューメモリの選
択されたチャネルをアクセスするよう構成されたキュー
制御レジスタを有する。周辺装置は次に複数のキュー要
求信号によって前記キューメモリにアクセスするための
要求を発行することができる。前記キューは次に前記周
辺装置によって必要とされる機能に応じてデータバスか
らデータを受信しあるいはデータバスにデータを提供す
る。キューがデータを通信する同じタイミングサイクル
の間に、周辺装置はデータバスにデータを書き込みある
いはデータバスからデータを読み取ることができる。し
たがって、ここに述べられたキューメモリシステムは実
効的に各々の周辺装置が単一のタイミングサイクルにお
いて単一の汎用目的のキューメモリをアクセスできるよ
うにし、それによってメモリシステムの効率および速度
の双方が最適化される。本キューメモリシステムの動作
のより詳細な説明は引き続き行なう。
周辺装置との間におけるデータの転送を制御するために
キューコントローラを使用することにより少ない回路で
より多きな機能を提供できる。該キューコントローラは
概略的にキュー動作が要求されている時にアクセスされ
るべきアドレスを指示しかつキュー動作がそのアドレス
に格納するためのものであるかあるいはそのアドレスか
ら読み出すためのものであるかを指示するための方向
（ｄｉｒｅｃｔｉｏｎ）制御信号を受信するレジスタを
含む。さらに、各々の周辺装置は前記キューメモリの選
択されたチャネルをアクセスするよう構成されたキュー
制御レジスタを有する。周辺装置は次に複数のキュー要
求信号によって前記キューメモリにアクセスするための
要求を発行することができる。前記キューは次に前記周
辺装置によって必要とされる機能に応じてデータバスか
らデータを受信しあるいはデータバスにデータを提供す
る。キューがデータを通信する同じタイミングサイクル
の間に、周辺装置はデータバスにデータを書き込みある
いはデータバスからデータを読み取ることができる。し
たがって、ここに述べられたキューメモリシステムは実
効的に各々の周辺装置が単一のタイミングサイクルにお
いて単一の汎用目的のキューメモリをアクセスできるよ
うにし、それによってメモリシステムの効率および速度
の双方が最適化される。本キューメモリシステムの動作
のより詳細な説明は引き続き行なう。
【００１１】ここで説明されるキューメモリシステムは
またはより一般的な処理ステップを崩壊させることなし
にキューアクセスを行なうためにシステムの中央処理ユ
ニットのサイクルタイムを効率的に使用する。例えば、
好ましい実施例のキューメモリシステムは中央処理ユニ
ットがバスの使用を必要としないタイミングサイクルを
待つことになる。その時点で、本キューメモリシステム
はデータをキューと周辺装置との間で転送する。そのよ
うな方法により、システムの中央処理ユニットはキュー
と周辺装置との間のメモリ転送が実行されている間に処
理ステップを行なうために待たされることがない。
またはより一般的な処理ステップを崩壊させることなし
にキューアクセスを行なうためにシステムの中央処理ユ
ニットのサイクルタイムを効率的に使用する。例えば、
好ましい実施例のキューメモリシステムは中央処理ユニ
ットがバスの使用を必要としないタイミングサイクルを
待つことになる。その時点で、本キューメモリシステム
はデータをキューと周辺装置との間で転送する。そのよ
うな方法により、システムの中央処理ユニットはキュー
と周辺装置との間のメモリ転送が実行されている間に処
理ステップを行なうために待たされることがない。
【００１２】ここで説明されるキューメモリシステムは
メモリ転送を行なう前に使用されない、または「デッド
（ｄｅａｄ）」バスサイクルの間待機するよう設計され
ているが、本キューメモリシステムはまたデッドバスサ
イクルが生じない場合に特定量の時間が経過した後に中
央処理ユニットの実行を凍結（ｆｒｅｅｚｅ）できるよ
うにするタイマ機能を使用する。したがって、前記キュ
ーメモリはメモリ転送を行なう前にあまりにも長く待機
させられることはない。使用されない処理サイクルの間
待機しかつ中央処理ユニットを停止させるキューメモリ
システムの能力によってここに説明されるシステムは一
般の処理ステップおよびメモリ転送の双方を効率的に達
成できる。これに対し、従来技術の解決方法は一般には
何らかのメモリ転送を行なっている間に少なくとも１つ
のバスサイクルの間処理ユニットが停止することを要求
された。したがって、ダイレクトメモリアクセス回路を
含むメモリ転送の間は少なくとも１つのバスサイクルが
いずれの目的のためにもＣＰＵによって使用されかっ
た。
メモリ転送を行なう前に使用されない、または「デッド
（ｄｅａｄ）」バスサイクルの間待機するよう設計され
ているが、本キューメモリシステムはまたデッドバスサ
イクルが生じない場合に特定量の時間が経過した後に中
央処理ユニットの実行を凍結（ｆｒｅｅｚｅ）できるよ
うにするタイマ機能を使用する。したがって、前記キュ
ーメモリはメモリ転送を行なう前にあまりにも長く待機
させられることはない。使用されない処理サイクルの間
待機しかつ中央処理ユニットを停止させるキューメモリ
システムの能力によってここに説明されるシステムは一
般の処理ステップおよびメモリ転送の双方を効率的に達
成できる。これに対し、従来技術の解決方法は一般には
何らかのメモリ転送を行なっている間に少なくとも１つ
のバスサイクルの間処理ユニットが停止することを要求
された。したがって、ダイレクトメモリアクセス回路を
含むメモリ転送の間は少なくとも１つのバスサイクルが
いずれの目的のためにもＣＰＵによって使用されかっ
た。
【００１３】さらに、本発明の構成に関する以下の説明
の間、用語「肯定する（ａｓｓｅｒｔ）」および「否定
する（ｎｅｇａｔｅ）」およびその種々の文法的な形態
が使用されて「アクティブハイ］および［アクティブロ
ー」論理信号の混合物を取り扱う場合の混乱を避けてい
る。「肯定」は論理信号またはレジスタビットをそのア
クティブな、または論理的に真の、状態にすることを言
及するために使用される。「否定」は論理信号またはレ
ジスタビットをそのインアクティブな、または論理的に
偽の状態にすることを言及するために使用されている。
ある値に先行する“＄”はその値が１６進（ｈｅｘａｄ
ｅｃｉｍａｌ）であることを示すことに注目すべきであ
る。
の間、用語「肯定する（ａｓｓｅｒｔ）」および「否定
する（ｎｅｇａｔｅ）」およびその種々の文法的な形態
が使用されて「アクティブハイ］および［アクティブロ
ー」論理信号の混合物を取り扱う場合の混乱を避けてい
る。「肯定」は論理信号またはレジスタビットをそのア
クティブな、または論理的に真の、状態にすることを言
及するために使用される。「否定」は論理信号またはレ
ジスタビットをそのインアクティブな、または論理的に
偽の状態にすることを言及するために使用されている。
ある値に先行する“＄”はその値が１６進（ｈｅｘａｄ
ｅｃｉｍａｌ）であることを示すことに注目すべきであ
る。
【００１４】〈接続構成の説明〉図１は、キューメモリ
システム１０を示す。キューメモリシステム１０は概略
的に中央処理ユニット（ＣＰＵ）１２、メモリ１４、バ
スルーティングおよび制御論理回路１６、キューメモリ
１８、キュー制御論理回路２０、周辺またはペリフェラ
ルＡ ２２、および周辺またはペリフェラルＢ ２４、
クロック回路４０およびＯＲゲート４２を含む。
システム１０を示す。キューメモリシステム１０は概略
的に中央処理ユニット（ＣＰＵ）１２、メモリ１４、バ
スルーティングおよび制御論理回路１６、キューメモリ
１８、キュー制御論理回路２０、周辺またはペリフェラ
ルＡ ２２、および周辺またはペリフェラルＢ ２４、
クロック回路４０およびＯＲゲート４２を含む。
【００１５】外部クロック信号、“ＸＴＡＬ”、はクロ
ック回路４０にクロック信号を提供する。クロック回路
４０は“ＣＰＵクロック”と名付けられた信号をＣＰＵ
１２に提供する。クロック回路４０は「ディスエイブル
ＣＰＵクロック（Ｄｉｓａｂｌｅ ＣＰＵ Ｃｌｏｃ
ｋ）」と名付けられた信号をＯＲゲート４２の第１の入
力に提供する。クロック回路４０は「タイムアウト」と
名付けられた信号をキュー制御論理回路２０に提供す
る。
ック回路４０にクロック信号を提供する。クロック回路
４０は“ＣＰＵクロック”と名付けられた信号をＣＰＵ
１２に提供する。クロック回路４０は「ディスエイブル
ＣＰＵクロック（Ｄｉｓａｂｌｅ ＣＰＵ Ｃｌｏｃ
ｋ）」と名付けられた信号をＯＲゲート４２の第１の入
力に提供する。クロック回路４０は「タイムアウト」と
名付けられた信号をキュー制御論理回路２０に提供す
る。
【００１６】ＣＰＵ１２はデータバス２８を介してメモ
リ１４、キューメモリ１８、キュー制御論理回路２０、
ペリフェラルＡ ２２、およびペリフェラルＢ ２４の
各々に双方向的に結合されている。ＣＰＵ１２は、集合
的に「ＣＰＵ読み出し／書き込み（ＣＰＵ Ｒｅａｄ／
＊Ｗｒｉｔｅ）」およびサイズ（Ｓｉｚｅ）（Ｒ／＊Ｗ
ａｎｄ Ｓｉｚｅ）と名付けられた、２つの信号をバ
スルーティングおよび制御論理回路１６に提供する。な
お、ここで記号＊は信号の反転を示し、いわゆるオーバ
バー（ｏｖｅｒｂａｒ）に対応する。ＣＰＵ１２はまた
ＣＰＵアドレスバス３０を介してバスルーティングおよ
び制御論理回路１６に結合されている。ＣＰＵ１２は
「ＣＰＵバス利用可能（ＣＰＵ Ｂｕｓ Ａｖａｉｌａ
ｂｌｅ）」と名付けられた信号をバスルーティングおよ
び制御論理回路１６およびＯＲゲート４２の第２の入力
に提供する。ＯＲゲート４２の出力は「バス利用可能
（Ｂｕｓ Ａｖａｉｌａｂｌｅ）」と名付けられた信号
をキュー制御論理回路２０に供給する。
リ１４、キューメモリ１８、キュー制御論理回路２０、
ペリフェラルＡ ２２、およびペリフェラルＢ ２４の
各々に双方向的に結合されている。ＣＰＵ１２は、集合
的に「ＣＰＵ読み出し／書き込み（ＣＰＵ Ｒｅａｄ／
＊Ｗｒｉｔｅ）」およびサイズ（Ｓｉｚｅ）（Ｒ／＊Ｗ
ａｎｄ Ｓｉｚｅ）と名付けられた、２つの信号をバ
スルーティングおよび制御論理回路１６に提供する。な
お、ここで記号＊は信号の反転を示し、いわゆるオーバ
バー（ｏｖｅｒｂａｒ）に対応する。ＣＰＵ１２はまた
ＣＰＵアドレスバス３０を介してバスルーティングおよ
び制御論理回路１６に結合されている。ＣＰＵ１２は
「ＣＰＵバス利用可能（ＣＰＵ Ｂｕｓ Ａｖａｉｌａ
ｂｌｅ）」と名付けられた信号をバスルーティングおよ
び制御論理回路１６およびＯＲゲート４２の第２の入力
に提供する。ＯＲゲート４２の出力は「バス利用可能
（Ｂｕｓ Ａｖａｉｌａｂｌｅ）」と名付けられた信号
をキュー制御論理回路２０に供給する。
【００１７】バスルーティングおよび制御論理回路１６
は集合的に「Ｒ／＊Ｗおよびサイズ（Ｒ／＊Ｗ ａｎｄ
Ｓｉｚｅ）」と名付けられた複数の信号をメモリ１
４、ペリフェラルＡ ２２、およびペリフェラルＢ ２
４の各々に供給する。アドレスバス２６はバスルーティ
ングおよび制御論理回路１６からのアドレス情報をメモ
リ１４、キュー制御論理回路２０、ペリフェラルＡ ２
２およびペリフェラルＢ２４の各々に結合する。
は集合的に「Ｒ／＊Ｗおよびサイズ（Ｒ／＊Ｗ ａｎｄ
Ｓｉｚｅ）」と名付けられた複数の信号をメモリ１
４、ペリフェラルＡ ２２、およびペリフェラルＢ ２
４の各々に供給する。アドレスバス２６はバスルーティ
ングおよび制御論理回路１６からのアドレス情報をメモ
リ１４、キュー制御論理回路２０、ペリフェラルＡ ２
２およびペリフェラルＢ２４の各々に結合する。
【００１８】キュー制御論理回路２０は複数のキュー要
求信号を介してペリフェラルＡ ２２およびペリフェラ
ルＢ ２４の各々に双方向的に結合されている。この例
では、４つのキュー要求信号がある。キュー制御論理回
路２０はバスルーティングおよび制御論理回路１６に結
合されて集合的に「ＱＲ／＊Ｗおよびサイズ（ＱＲ／＊
Ｗ ａｎｄ Ｓｉｚｅ）」と名付けられた複数の信号お
よびＱドライブ（ＱＤｒｉｖｅ）信号を供給する。キュ
ー制御論理回路２０はまた転送アドレスバス３８を介し
てバスルーティングおよび制御論理回路１６に結合され
ている。キュー制御論理回路はキューアドレスバス３４
およびキュー制御バス３６を介してキューメモリ１８に
結合されている。キュー制御論理回路２０はまたクロッ
ク回路４０に結合されてフリーズＣＰＵクロック信号を
提供する。
求信号を介してペリフェラルＡ ２２およびペリフェラ
ルＢ ２４の各々に双方向的に結合されている。この例
では、４つのキュー要求信号がある。キュー制御論理回
路２０はバスルーティングおよび制御論理回路１６に結
合されて集合的に「ＱＲ／＊Ｗおよびサイズ（ＱＲ／＊
Ｗ ａｎｄ Ｓｉｚｅ）」と名付けられた複数の信号お
よびＱドライブ（ＱＤｒｉｖｅ）信号を供給する。キュ
ー制御論理回路２０はまた転送アドレスバス３８を介し
てバスルーティングおよび制御論理回路１６に結合され
ている。キュー制御論理回路はキューアドレスバス３４
およびキュー制御バス３６を介してキューメモリ１８に
結合されている。キュー制御論理回路２０はまたクロッ
ク回路４０に結合されてフリーズＣＰＵクロック信号を
提供する。
【００１９】ペリフェラルＡ ２２は外部ソース（図示
せず）から「シリアル入力（Ｓｅｒｉａｌ Ｉｎ）」と
名付けられた信号を受信しかつ外部受信機（図示せず）
に対し「シリアル出力（Ｓｅｒｉａｌ Ｏｕｔ）」と名
付けられた信号を提供する。
せず）から「シリアル入力（Ｓｅｒｉａｌ Ｉｎ）」と
名付けられた信号を受信しかつ外部受信機（図示せず）
に対し「シリアル出力（Ｓｅｒｉａｌ Ｏｕｔ）」と名
付けられた信号を提供する。
【００２０】図２は、バスルーティングおよび制御論理
回路１６を示す。バスルーティングおよび制御論理回路
１６は概略的に制御スイッチ４４およびアドレススイッ
チ４６を含む。前記ＣＰＵ Ｒ／＊Ｗおよびサイズ信号
は制御スイッチ４４の第１の入力に供給される。前記Ｑ
Ｄｒｉｖｅ 信号は制御スイッチ４４の第２の入力およ
びアドレススイッチ４６の第１の入力に供給される。前
記ＱＲ／＊Ｗおよびサイズ（Ｓｉｚｅ）信号は制御スイ
ッチ４４の第３の入力に供給される。ＣＰＵバス利用可
能信号は制御スイッチ４４の第４の入力およびアドレス
スイッチ４６の第２の入力に与えられる。制御スイッチ
４４は前記Ｒ／＊Ｗおよびサイズ信号をキューメモリシ
ステム１０の残りの部分に供給する。
回路１６を示す。バスルーティングおよび制御論理回路
１６は概略的に制御スイッチ４４およびアドレススイッ
チ４６を含む。前記ＣＰＵ Ｒ／＊Ｗおよびサイズ信号
は制御スイッチ４４の第１の入力に供給される。前記Ｑ
Ｄｒｉｖｅ 信号は制御スイッチ４４の第２の入力およ
びアドレススイッチ４６の第１の入力に供給される。前
記ＱＲ／＊Ｗおよびサイズ（Ｓｉｚｅ）信号は制御スイ
ッチ４４の第３の入力に供給される。ＣＰＵバス利用可
能信号は制御スイッチ４４の第４の入力およびアドレス
スイッチ４６の第２の入力に与えられる。制御スイッチ
４４は前記Ｒ／＊Ｗおよびサイズ信号をキューメモリシ
ステム１０の残りの部分に供給する。
【００２１】ＣＰＵアドレスバス３０は複数の制御信号
をアドレススイッチ４６に供給する。転送アドレスバス
３８は複数のアドレス信号をアドレススイッチ４６に提
供する。アドレススイッチ４６はアドレスバス２６を介
して複数のアドレスを供給する。
をアドレススイッチ４６に供給する。転送アドレスバス
３８は複数のアドレス信号をアドレススイッチ４６に提
供する。アドレススイッチ４６はアドレスバス２６を介
して複数のアドレスを供給する。
【００２２】図３は、キュー制御論理回路２０を示す。
キュー制御論理回路２０は概略的にフロー制御回路５
０、複数のキュー制御レジスタ５２、複数のキューレジ
スタ６２、ＯＲゲート６４、複数のドライバ６６〜７
０、複数のインバータ６８〜７２、および複数のインク
リメンタ回路Ａ〜Ｄ、それぞれ７４および７６、を含
む。インクリメンタ回路Ａ〜Ｄ（それぞれ、７４および
７６）の各々はインクリメンタ回路Ａ ７４に示された
構成要素を含む。インクリメンタ回路Ａ ７４はドライ
バ５４、ポインタスタートレジスタ５６、ポインタエン
ドレジスタ５８、および比較器およびインクリメンタ制
御回路６０を含む。キュー制御論理回路２０において必
要とされるインクリメンタ回路の数はキューメモリシス
テム１０の動作の間にアクセスされるべきキューチャネ
ルの数に等しい。前記複数のインクリメンタ回路７４〜
７６と同様に、複数のドライバ６６〜７０の数はキュー
メモリシステム１０の動作の間にアクセスされるべきキ
ューチャネルの数に等しい。
キュー制御論理回路２０は概略的にフロー制御回路５
０、複数のキュー制御レジスタ５２、複数のキューレジ
スタ６２、ＯＲゲート６４、複数のドライバ６６〜７
０、複数のインバータ６８〜７２、および複数のインク
リメンタ回路Ａ〜Ｄ、それぞれ７４および７６、を含
む。インクリメンタ回路Ａ〜Ｄ（それぞれ、７４および
７６）の各々はインクリメンタ回路Ａ ７４に示された
構成要素を含む。インクリメンタ回路Ａ ７４はドライ
バ５４、ポインタスタートレジスタ５６、ポインタエン
ドレジスタ５８、および比較器およびインクリメンタ制
御回路６０を含む。キュー制御論理回路２０において必
要とされるインクリメンタ回路の数はキューメモリシス
テム１０の動作の間にアクセスされるべきキューチャネ
ルの数に等しい。前記複数のインクリメンタ回路７４〜
７６と同様に、複数のドライバ６６〜７０の数はキュー
メモリシステム１０の動作の間にアクセスされるべきキ
ューチャネルの数に等しい。
【００２３】前記バス利用可能信号、前記タイムアウト
信号、および前記複数のキュー要求信号はフロー制御回
路５０に供給される。さらに、「ファースト（ＦＡＳ
Ｔ）」と名付けられた複数の信号もまたフロー制御回路
５０に供給される。フロー制御回路５０は前記フリーズ
ＣＰＵクロック信号を供給する。また、フロー制御回路
５０は複数のＱムーブ信号（ＱＭｏｖｅ ｓｉｇｎａｌ
ｓ）の１つを前記複数のインクリメンタ回路Ａ〜Ｄ（７
４および７６）の各々に提供する。前記複数のＱＭｏｖ
ｅ信号の内の第１の１つ、“ＱＭｏｖｅ０”と名付けら
れている、はインクリメンタ回路Ａ ７４の比較器およ
びインクリメンタ制御回路６０に供給される。該ＱＭｏ
ｖｅ０信号はまたＯＲゲート６４の第１の入力に供給さ
れる。同様に、前記複数のＱＭｏｖｅ信号の次の２つは
前記複数のインクリメンタ回路の内のそれぞれのものの
比較器およびインクリメンタ制御回路へと供給される。
ここに述べられる本発明の実施例においては、前記複数
のＱＭｏｖｅ信号の次の２つは“ＱＭｏｖｅ１”および
“ＱＭｏｖｅ２”と名付けられている。該ＱＭｏｖｅ１
およびＱＭｏｖｅ２信号はまた、それぞれ、ＯＲゲート
６４の第２および第３の入力に供給される。ここでは示
されていないが、前記ＱＭｏｖｅ１およびＱＭｏｖｅ２
信号はまたインクリメンタ回路Ａ ７４およびインクリ
メンタ回路Ｄ７６と同様に比較器およびインクリメンタ
制御回路へと供給される。前記複数のＱＭｏｖｅ信号の
内の最後のもの、“ＱＭｏｖｅ３”と名付けられてい
る、はインクリメンタ回路Ｄ ７６の比較器およびイン
クリメンタ制御回路（ここでは示されていない）に提供
される。ＱＭｏｖｅ３信号はまたＯＲゲート６４の第４
の入力に供給される。ＯＲゲート６４は前記複数のＱＭ
ｏｖｅ信号の各々を組合せて前記キュードライブ信号を
提供する。
信号、および前記複数のキュー要求信号はフロー制御回
路５０に供給される。さらに、「ファースト（ＦＡＳ
Ｔ）」と名付けられた複数の信号もまたフロー制御回路
５０に供給される。フロー制御回路５０は前記フリーズ
ＣＰＵクロック信号を供給する。また、フロー制御回路
５０は複数のＱムーブ信号（ＱＭｏｖｅ ｓｉｇｎａｌ
ｓ）の１つを前記複数のインクリメンタ回路Ａ〜Ｄ（７
４および７６）の各々に提供する。前記複数のＱＭｏｖ
ｅ信号の内の第１の１つ、“ＱＭｏｖｅ０”と名付けら
れている、はインクリメンタ回路Ａ ７４の比較器およ
びインクリメンタ制御回路６０に供給される。該ＱＭｏ
ｖｅ０信号はまたＯＲゲート６４の第１の入力に供給さ
れる。同様に、前記複数のＱＭｏｖｅ信号の次の２つは
前記複数のインクリメンタ回路の内のそれぞれのものの
比較器およびインクリメンタ制御回路へと供給される。
ここに述べられる本発明の実施例においては、前記複数
のＱＭｏｖｅ信号の次の２つは“ＱＭｏｖｅ１”および
“ＱＭｏｖｅ２”と名付けられている。該ＱＭｏｖｅ１
およびＱＭｏｖｅ２信号はまた、それぞれ、ＯＲゲート
６４の第２および第３の入力に供給される。ここでは示
されていないが、前記ＱＭｏｖｅ１およびＱＭｏｖｅ２
信号はまたインクリメンタ回路Ａ ７４およびインクリ
メンタ回路Ｄ７６と同様に比較器およびインクリメンタ
制御回路へと供給される。前記複数のＱＭｏｖｅ信号の
内の最後のもの、“ＱＭｏｖｅ３”と名付けられてい
る、はインクリメンタ回路Ｄ ７６の比較器およびイン
クリメンタ制御回路（ここでは示されていない）に提供
される。ＱＭｏｖｅ３信号はまたＯＲゲート６４の第４
の入力に供給される。ＯＲゲート６４は前記複数のＱＭ
ｏｖｅ信号の各々を組合せて前記キュードライブ信号を
提供する。
【００２４】前記複数のドライバ６６〜７０の各々はま
た前記複数のＱＭｏｖｅ信号の内のそれぞれの１つを受
信する。前記複数のＱＭｏｖｅ信号の各々はキューメモ
リ１８のチャネルの１つに対応する。したがって、ＱＭ
ｏｖｅ０信号はドライバ６６に供給されかつＱＭｏｖｅ
３信号はドライバ７０に供給される。
た前記複数のＱＭｏｖｅ信号の内のそれぞれの１つを受
信する。前記複数のＱＭｏｖｅ信号の各々はキューメモ
リ１８のチャネルの１つに対応する。したがって、ＱＭ
ｏｖｅ０信号はドライバ６６に供給されかつＱＭｏｖｅ
３信号はドライバ７０に供給される。
【００２５】前記複数のインクリメンタ回路７４〜７６
の前記比較器およびインクリメンタ制御回路の各々は前
記キューの対応するチャネルに対応するフル（Ｆｕｌ
ｌ）信号およびエンプティ（Ｅｍｐｔｙ）信号を提供す
る。例えば、インクリメンタ回路Ａ ７４の比較器およ
びインクリメンタ制御回路６０はＦｕｌｌ０信号および
Ｅｍｐｔｙ０信号を提供する。同様に、インクリメンタ
回路Ｄ ７６の比較器およびインクリメンタ制御回路
（図示せず）はＦｕｌｌ３信号およびＥｍｐｔｙ３信号
を提供する。前記複数のフルおよびエンプティ信号の各
々は前記複数のキューレジスタ６２に提供される。
の前記比較器およびインクリメンタ制御回路の各々は前
記キューの対応するチャネルに対応するフル（Ｆｕｌ
ｌ）信号およびエンプティ（Ｅｍｐｔｙ）信号を提供す
る。例えば、インクリメンタ回路Ａ ７４の比較器およ
びインクリメンタ制御回路６０はＦｕｌｌ０信号および
Ｅｍｐｔｙ０信号を提供する。同様に、インクリメンタ
回路Ｄ ７６の比較器およびインクリメンタ制御回路
（図示せず）はＦｕｌｌ３信号およびＥｍｐｔｙ３信号
を提供する。前記複数のフルおよびエンプティ信号の各
々は前記複数のキューレジスタ６２に提供される。
【００２６】前記複数のキューレジスタ６２は転送アド
レスバス３８を介してアドレス信号を提供しかつＱＲ／
＊Ｗおよびサイズ信号を提供する。前記複数のキューレ
ジスタ６２および前記複数のキュー制御レジスタ５２の
双方は前記Ｒ／＊Ｗおよびサイズ信号、ならびにアドレ
スバス２６およびデータバス２８を介して転送される情
報信号を受信する。複数のキュー制御レジスタ５２は複
数のＱＲ／＊Ｗ信号およびキューサイズ信号を複数のド
ライバ６６〜７０の対応する１つおよび複数のインクリ
メンタ回路７４〜７６の対応する１つに提供する。例え
ば、前記複数のキュー制御レジスタ５２はインバータ６
８およびインクリメンタ回路Ａ ７４にＱＲ／＊Ｗ０信
号を提供する。インバータ６８は該ＱＲ／＊Ｗ０信号を
反転しかつ反転された信号をドライバ６６に供給する。
前記複数のキュー制御レジスタ５２はまたキューサイズ
０信号をドライバ６６およびインクリメンタ回路Ａ ７
４の各々に提供する。同様に、前記複数のキュー制御レ
ジスタ５２はＱＲ／＊Ｗ３信号をインバータ７２および
インクリメンタ回路Ｄ ７６の双方に提供する。インバ
ータ７２はＱＲ／＊Ｗ３信号を反転しかつ反転された信
号をドライバ７０に供給する。複数のキュー制御レジス
タ５２はまたキューサイズ３信号をドライバ７０および
インクリメンタ回路Ｄ ７６に供給する。複数のキュー
制御レジスタ５２はまた複数のファースト（ＦＡＳＴ）
信号をフロー制御回路５０に供給する。
レスバス３８を介してアドレス信号を提供しかつＱＲ／
＊Ｗおよびサイズ信号を提供する。前記複数のキューレ
ジスタ６２および前記複数のキュー制御レジスタ５２の
双方は前記Ｒ／＊Ｗおよびサイズ信号、ならびにアドレ
スバス２６およびデータバス２８を介して転送される情
報信号を受信する。複数のキュー制御レジスタ５２は複
数のＱＲ／＊Ｗ信号およびキューサイズ信号を複数のド
ライバ６６〜７０の対応する１つおよび複数のインクリ
メンタ回路７４〜７６の対応する１つに提供する。例え
ば、前記複数のキュー制御レジスタ５２はインバータ６
８およびインクリメンタ回路Ａ ７４にＱＲ／＊Ｗ０信
号を提供する。インバータ６８は該ＱＲ／＊Ｗ０信号を
反転しかつ反転された信号をドライバ６６に供給する。
前記複数のキュー制御レジスタ５２はまたキューサイズ
０信号をドライバ６６およびインクリメンタ回路Ａ ７
４の各々に提供する。同様に、前記複数のキュー制御レ
ジスタ５２はＱＲ／＊Ｗ３信号をインバータ７２および
インクリメンタ回路Ｄ ７６の双方に提供する。インバ
ータ７２はＱＲ／＊Ｗ３信号を反転しかつ反転された信
号をドライバ７０に供給する。複数のキュー制御レジス
タ５２はまたキューサイズ３信号をドライバ７０および
インクリメンタ回路Ｄ ７６に供給する。複数のキュー
制御レジスタ５２はまた複数のファースト（ＦＡＳＴ）
信号をフロー制御回路５０に供給する。
【００２７】前に述べたように、前記複数のインクリメ
ンタ回路７４〜７６の各々はドライバ、ポインタスター
トレジスタ、ポインタエンドレジスタ、および比較器お
よびインクリメンタ制御回路を含む。インクリメンタ回
路Ａ ７４により詳細に示されているように、ＱＭｏｖ
ｅ０、Ｆｕｌｌ０、およびＥｍｐｔｙ０信号は比較器お
よびインクリメンタ制御回路６０に結合されている。比
較器およびインクリメンタ制御回路６０はまたポインタ
スタート信号およびポインタエンド信号を受信する。そ
れに応じて、比較器およびインクリメンタ制御回路６０
は選択的にスタート信号をポインタスタートレジスタ５
６にかつエンド信号をポインタエンドレジスタ５８に提
供する。比較器およびインクリメンタ制御回路６０にポ
インタスタート信号を提供することに加えて、ポインタ
スタートレジスタ５６はまたポインタスタート信号をド
ライバ５４に提供する。同様に、ポインタエンドレジス
タ５８はまたポインタエンド信号をドライバ５４に提供
する。マルチプレクサ５４は次にアドレス値をポインタ
スタートまたはポインタエンドのいずれかからキューア
ドレスバス３４に供給する。
ンタ回路７４〜７６の各々はドライバ、ポインタスター
トレジスタ、ポインタエンドレジスタ、および比較器お
よびインクリメンタ制御回路を含む。インクリメンタ回
路Ａ ７４により詳細に示されているように、ＱＭｏｖ
ｅ０、Ｆｕｌｌ０、およびＥｍｐｔｙ０信号は比較器お
よびインクリメンタ制御回路６０に結合されている。比
較器およびインクリメンタ制御回路６０はまたポインタ
スタート信号およびポインタエンド信号を受信する。そ
れに応じて、比較器およびインクリメンタ制御回路６０
は選択的にスタート信号をポインタスタートレジスタ５
６にかつエンド信号をポインタエンドレジスタ５８に提
供する。比較器およびインクリメンタ制御回路６０にポ
インタスタート信号を提供することに加えて、ポインタ
スタートレジスタ５６はまたポインタスタート信号をド
ライバ５４に提供する。同様に、ポインタエンドレジス
タ５８はまたポインタエンド信号をドライバ５４に提供
する。マルチプレクサ５４は次にアドレス値をポインタ
スタートまたはポインタエンドのいずれかからキューア
ドレスバス３４に供給する。
【００２８】＜キュー制御レジスタの説明＞図４は図表
形式で複数のキュー制御レジスタ５２を示す。前記複数
のキュー制御レジスタの最初のものに対するスタートア
ドレスは“ＬＢａｓｅ”と称される。したがって、前記
複数の制御レジスタの各々の引き続くアドレスはスター
ト、またはベースアドレス、に増分値を加えたものによ
って決定される。
形式で複数のキュー制御レジスタ５２を示す。前記複数
のキュー制御レジスタの最初のものに対するスタートア
ドレスは“ＬＢａｓｅ”と称される。したがって、前記
複数の制御レジスタの各々の引き続くアドレスはスター
ト、またはベースアドレス、に増分値を加えたものによ
って決定される。
【００２９】複数のキュー制御レジスタ５２における１
対のレジスタはキューメモリ１８の指定されたチャネル
の動作を制御する。例えば、レジスタＬＱＲ０ＨＩおよ
びＬＱＲ０ＬＯはキューメモリ１８のチャネル０に対応
する。同様に、ＬＱＲ１ＨＩおよびＬＱＲ１ＬＯはチャ
ネル１に対応し、ＬＱＲ２ＨＩおよびＬＱＲ２ＬＯはチ
ャネル２に対応し、そしてＬＱＲ３ＨＩおよびＬＱＲ３
ＬＯはキューメモリ１８のチャネル３に対応する。レジ
スタおよび各々のレジスタにおけるビットの以下の説明
では、チャネル０，１，２または３の１つを総称的に示
すために“ｘ”が使用される。２つのレジスタは実効的
に連結されて１６ビットのレジスタを形成し、該レジス
タにおいては、“ＨＩ”サフィックスで示される１つの
レジスタはハイバイトであり、かつ“ＬＯ”サフィック
スで示される他のレジスタはローバイトであることに注
目すべきである。これらの取り決めを考慮しながら、レ
ジスタの各々および前記複数のキュー制御レジスタ５２
の各々における各々のビットの機能を概略的に説明す
る。
対のレジスタはキューメモリ１８の指定されたチャネル
の動作を制御する。例えば、レジスタＬＱＲ０ＨＩおよ
びＬＱＲ０ＬＯはキューメモリ１８のチャネル０に対応
する。同様に、ＬＱＲ１ＨＩおよびＬＱＲ１ＬＯはチャ
ネル１に対応し、ＬＱＲ２ＨＩおよびＬＱＲ２ＬＯはチ
ャネル２に対応し、そしてＬＱＲ３ＨＩおよびＬＱＲ３
ＬＯはキューメモリ１８のチャネル３に対応する。レジ
スタおよび各々のレジスタにおけるビットの以下の説明
では、チャネル０，１，２または３の１つを総称的に示
すために“ｘ”が使用される。２つのレジスタは実効的
に連結されて１６ビットのレジスタを形成し、該レジス
タにおいては、“ＨＩ”サフィックスで示される１つの
レジスタはハイバイトであり、かつ“ＬＯ”サフィック
スで示される他のレジスタはローバイトであることに注
目すべきである。これらの取り決めを考慮しながら、レ
ジスタの各々および前記複数のキュー制御レジスタ５２
の各々における各々のビットの機能を概略的に説明す
る。
【００３０】ＬＱＲｘＨＩキューレジスタｘ：“ＨＩ”
のサフィックスを有する各々のレジスタの全てのビット
はゼロにリセットされかつ任意の時間に書くことができ
る。
のサフィックスを有する各々のレジスタの全てのビット
はゼロにリセットされかつ任意の時間に書くことができ
る。
【００３１】ＬＱｘＴＸキュー送信（ディレクショ
ン）：このビットの“１”はデータが前記キューからＬ
ＱＲｘＬＯに示されたアドレスに送信されるべきことを
示す。これらのビットのいずれかにおけるゼロはデータ
が示されたアドレスから取り出されかつキューメモリ１
８に転送されることを示す。
ン）：このビットの“１”はデータが前記キューからＬ
ＱＲｘＬＯに示されたアドレスに送信されるべきことを
示す。これらのビットのいずれかにおけるゼロはデータ
が示されたアドレスから取り出されかつキューメモリ１
８に転送されることを示す。
【００３２】ＬＱｘＦＳキューファーストデータムー
ブ：このビットの“１”はデータが次の可能なサイクル
にキューメモリ１８と周辺装置（２２または２４）との
間で移動されるべきことを示す。“０”はキュー制御論
理２０が待つべきでありかつデッドバスサイクルがある
場合またはタイムアウトが生じた場合にデータを移動す
べきことを示す。このビットが肯定されたとき、前記複
数のファースト信号の１つが肯定される。
ブ：このビットの“１”はデータが次の可能なサイクル
にキューメモリ１８と周辺装置（２２または２４）との
間で移動されるべきことを示す。“０”はキュー制御論
理２０が待つべきでありかつデッドバスサイクルがある
場合またはタイムアウトが生じた場合にデータを移動す
べきことを示す。このビットが肯定されたとき、前記複
数のファースト信号の１つが肯定される。
【００３３】ＬＱｘＮＷキューノーラップアラウンド：
このビットの“１”は前記複数のキュー要求信号によっ
て転送される、さらに他のキュー要求はもし関連する割
込みラインがアクティブであれば無視されることを示
す。もしあるユーザがキューが満杯であるときに該キュ
ーが到来データによってオーバライトされないことを保
証することを希望する場合は、該ユーザはインタラプト
オンキューフル（ｉｎｔｅｒｒｕｐｔ ｏｎ ｑｕｅｕ
ｅ ｆｕｌｌ）をイネーブルすべきである。もしユーザ
が該キューが「空である（ｅｍｐｔｙ）」場合に該キュ
ーがデータを転送し続けないことを保証することを希望
する場合は、ユーザはインタラプトオンキューエンプテ
ィ（ｉｎｔｅｒｒｕｐｔ ｏｎ ｑｕｅｕｅ ｅｍｐｔ
ｙ）」をイネーブルすべきである。このビットはもし両
方の割込みがディスエーブルされれば何等の効果ももた
ない。このビットの“０”はキューがラップアラウンド
できるようにし、もしそれが「空である」場合は同じデ
ータを再送信し、かつもしそれが満杯であればオーバラ
イトする。
このビットの“１”は前記複数のキュー要求信号によっ
て転送される、さらに他のキュー要求はもし関連する割
込みラインがアクティブであれば無視されることを示
す。もしあるユーザがキューが満杯であるときに該キュ
ーが到来データによってオーバライトされないことを保
証することを希望する場合は、該ユーザはインタラプト
オンキューフル（ｉｎｔｅｒｒｕｐｔ ｏｎ ｑｕｅｕ
ｅ ｆｕｌｌ）をイネーブルすべきである。もしユーザ
が該キューが「空である（ｅｍｐｔｙ）」場合に該キュ
ーがデータを転送し続けないことを保証することを希望
する場合は、ユーザはインタラプトオンキューエンプテ
ィ（ｉｎｔｅｒｒｕｐｔ ｏｎ ｑｕｅｕｅ ｅｍｐｔ
ｙ）」をイネーブルすべきである。このビットはもし両
方の割込みがディスエーブルされれば何等の効果ももた
ない。このビットの“０”はキューがラップアラウンド
できるようにし、もしそれが「空である」場合は同じデ
ータを再送信し、かつもしそれが満杯であればオーバラ
イトする。
【００３４】ＬＱｘＥＮキューチャネルイネーブル：こ
のビットの“１”は対応するチャネルをイネーブルしか
つこのビットの“０”は対応するチャネルをディスエー
ブルする。
のビットの“１”は対応するチャネルをイネーブルしか
つこのビットの“０”は対応するチャネルをディスエー
ブルする。
【００３５】ＬＱＣ０１（２３）キュー連結チャネル０
および１（２および３）：このビットの“１”はチャネ
ル０および１またはチャネル２および３が２つの８ビッ
トのチャネルとしてではなく、単一の１６ビットのチャ
ネルとして作用することを示す。チャネル０および１が
連結されたとき、チャネル０に対応する制御レジスタが
１６ビットの連結されたキューチャネルの動作を制御す
る。同様に、チャネル２および３が連結されたとき、チ
ャネル２に対応する制御レジスタが１６ビットの連結さ
れたキューチャネルの動作を制御する。ＬＱＣ０１の
“０”はチャネル０および１が独立の８ビットのチャネ
ルとして作用することを示す。同様に、ＬＱＣ２３の
“０”はチャネル２および３が独立の８ビットのチャネ
ルとして作用することを示す。
および１（２および３）：このビットの“１”はチャネ
ル０および１またはチャネル２および３が２つの８ビッ
トのチャネルとしてではなく、単一の１６ビットのチャ
ネルとして作用することを示す。チャネル０および１が
連結されたとき、チャネル０に対応する制御レジスタが
１６ビットの連結されたキューチャネルの動作を制御す
る。同様に、チャネル２および３が連結されたとき、チ
ャネル２に対応する制御レジスタが１６ビットの連結さ
れたキューチャネルの動作を制御する。ＬＱＣ０１の
“０”はチャネル０および１が独立の８ビットのチャネ
ルとして作用することを示す。同様に、ＬＱＣ２３の
“０”はチャネル２および３が独立の８ビットのチャネ
ルとして作用することを示す。
【００３６】ＬＱＲｘＬＯ ＬＩＭキューアドレス：前
に述べたように、これらのビットはキュームーブが要求
されるときにアクセスされる下位の８つのアドレスビッ
トに対応する。アドレスの上位８ビットは内部レジスタ
がメモリにマップされる場所に対応する。
に述べたように、これらのビットはキュームーブが要求
されるときにアクセスされる下位の８つのアドレスビッ
トに対応する。アドレスの上位８ビットは内部レジスタ
がメモリにマップされる場所に対応する。
【００３７】＜キューレジスタの説明＞図５は、図表形
式で複数のキューレジスタ６２を示す。該複数のキュー
レジスタの内の第１のものに対するスタートアドレスは
「ベース（Ｂａｓｅ）」と称される。したがって、前記
複数のレジスタの各々の引き続くアドレスはこのスター
ト、またはベースアドレス、に増分値を加えたものによ
って決定される。レジスタおよび該レジスタの各々にお
けるビットについての以下の説明では、“ｘ”がチャネ
ル０，１，２または３の１つを総称的に示すために使用
される。これらの取り決めを考慮して、前記レジスタの
各々および前記複数のキューレジスタ６２の各々におけ
る各ビットの機能につき概略的に説明する。
式で複数のキューレジスタ６２を示す。該複数のキュー
レジスタの内の第１のものに対するスタートアドレスは
「ベース（Ｂａｓｅ）」と称される。したがって、前記
複数のレジスタの各々の引き続くアドレスはこのスター
ト、またはベースアドレス、に増分値を加えたものによ
って決定される。レジスタおよび該レジスタの各々にお
けるビットについての以下の説明では、“ｘ”がチャネ
ル０，１，２または３の１つを総称的に示すために使用
される。これらの取り決めを考慮して、前記レジスタの
各々および前記複数のキューレジスタ６２の各々におけ
る各ビットの機能につき概略的に説明する。
【００３８】ＱＳＲキューステータスレジスタ：リセッ
トの際に、“ＥＦ”のサフィックスによって示される、
複数のキューエンプティビットは強制的に“１”の値に
される。“ＦＦ”サフィックスによって示される複数の
キューフルビットは強制的に“０”の値にされる。複数
のキューフルビットは書き込むことができない読み出し
のみのビットである。
トの際に、“ＥＦ”のサフィックスによって示される、
複数のキューエンプティビットは強制的に“１”の値に
される。“ＦＦ”サフィックスによって示される複数の
キューフルビットは強制的に“０”の値にされる。複数
のキューフルビットは書き込むことができない読み出し
のみのビットである。
【００３９】ＱｘＦＦ，ＱｘＥＦキュー割込みフラグ：
前記ベースアドレスに位置するＱＳＲキューステータス
レジスタの各ビットにつきより詳細に説明する。ＱＳＲ
はＱｘフル（ＱｘＦＦ）およびＱｘエンプティ（ＱｘＥ
Ｆ）に対し割込みフラグを含む。割込みフラグの“１”
の論理値は該フラグがアクティブでありかつもし関連す
るイネーブルビットも肯定されていれば割込みを生じさ
せることを示す。
前記ベースアドレスに位置するＱＳＲキューステータス
レジスタの各ビットにつきより詳細に説明する。ＱＳＲ
はＱｘフル（ＱｘＦＦ）およびＱｘエンプティ（ＱｘＥ
Ｆ）に対し割込みフラグを含む。割込みフラグの“１”
の論理値は該フラグがアクティブでありかつもし関連す
るイネーブルビットも肯定されていれば割込みを生じさ
せることを示す。
【００４０】フルフラグ（ＱｘＦＦ）は読み出し動作よ
り多くのあらかじめ選択された数の書き込み動作、Ｌ、
がある場合にセットされる。この例においてＬはキュー
メモリ１８の長さに等しいものと仮定する。前記フルフ
ラグはキュー読み取り動作が実行されるときにクリアさ
れる。もしより多くのデータがキューメモリ１８に対し
それがフルになった後に書き込まれれば、該データは依
然としてキューに書き込まれ、該キューの最も古いデー
タを置き換える。読み出し動作はファーストイン・ファ
ーストアウト（ＦＩＦＯ）フォーマットでデータを提供
し続けるが、最も古いデータは失われることになる。本
発明のこの実施例では、最も最近のＬのデータ値は常に
利用可能である。
り多くのあらかじめ選択された数の書き込み動作、Ｌ、
がある場合にセットされる。この例においてＬはキュー
メモリ１８の長さに等しいものと仮定する。前記フルフ
ラグはキュー読み取り動作が実行されるときにクリアさ
れる。もしより多くのデータがキューメモリ１８に対し
それがフルになった後に書き込まれれば、該データは依
然としてキューに書き込まれ、該キューの最も古いデー
タを置き換える。読み出し動作はファーストイン・ファ
ーストアウト（ＦＩＦＯ）フォーマットでデータを提供
し続けるが、最も古いデータは失われることになる。本
発明のこの実施例では、最も最近のＬのデータ値は常に
利用可能である。
【００４１】前記エンプティフラグ（ＱｘＥＦ）は書き
込み動作より多くのＬの読み出し動作があった場合にセ
ットされる。前に述べたように、Ｌはキューの長さであ
る。前記エンプティフラグは書き込み動作が実行された
ときクリアされる。キューからデータを読み出すことは
非破壊的でありかつ、したがって、キュー全体は反復し
て読み出すことができる。前記エンプティフラグはキュ
ーメモリ１８の内容を最初に読み出した後にセットされ
かつ引き続き肯定された状態に留まる。もしキューがエ
ンプティになった後に書き込まれれば、データはキュー
に格納され、それによって該データはキューが「エンプ
ティ」であった場合にデータ読み出しの量にかかわらず
次の読み出し動作の間に読み出されることになる。
込み動作より多くのＬの読み出し動作があった場合にセ
ットされる。前に述べたように、Ｌはキューの長さであ
る。前記エンプティフラグは書き込み動作が実行された
ときクリアされる。キューからデータを読み出すことは
非破壊的でありかつ、したがって、キュー全体は反復し
て読み出すことができる。前記エンプティフラグはキュ
ーメモリ１８の内容を最初に読み出した後にセットされ
かつ引き続き肯定された状態に留まる。もしキューがエ
ンプティになった後に書き込まれれば、データはキュー
に格納され、それによって該データはキューが「エンプ
ティ」であった場合にデータ読み出しの量にかかわらず
次の読み出し動作の間に読み出されることになる。
【００４２】ＱＩＥＲキュー割込みイネーブルレジス
タ：ＱＩＥＲにおいては、全てのビットは“０”にリセ
ットされかつ動作の間の任意の時間に書き込むことがで
きる。
タ：ＱＩＥＲにおいては、全てのビットは“０”にリセ
ットされかつ動作の間の任意の時間に書き込むことがで
きる。
【００４３】ＱｘＦＩＥ，ＱｘＥＩＥキュー割込みイネ
ーブルビット：Ｂａｓｅ＋１のアドレスに位置するＱＩ
ＥＲキューステータスレジスタの各ビットにつきより詳
細に説明する。ＱＩＥＲはＱｘフル（ＱｘＦＩＥ）およ
びＱｘエンプティ（ＱｘＥＩＥ）に対する割込みイネー
ブルを含む。該イネーブルビットのいずれかにおける論
理“１”は関連する割込みがイネーブルされたことを示
す。
ーブルビット：Ｂａｓｅ＋１のアドレスに位置するＱＩ
ＥＲキューステータスレジスタの各ビットにつきより詳
細に説明する。ＱＩＥＲはＱｘフル（ＱｘＦＩＥ）およ
びＱｘエンプティ（ＱｘＥＩＥ）に対する割込みイネー
ブルを含む。該イネーブルビットのいずれかにおける論
理“１”は関連する割込みがイネーブルされたことを示
す。
【００４４】キューメモリ１８の各々のキューチャネル
はそれ自身の割込みベクトルを有することに注目すべき
である。もしキューチャネルが連結されれば、キューが
フルであることおよびキューがエンプティであることを
示すために別個のベクトルを使用することができる。こ
の指示はキューがエンプティであることを示すために１
つのキューチャネルのイネーブルを選択しかつキューが
フルであることを示すために他のキューチャネルのイネ
ーブルを選択することによって達成される。例えば、Ｑ
０ＦＩＥはキューがフルであることを示すために使用す
ることができ、かつＱ１ＥＩＥはキューがエンプティで
あることを示すために使用できる。
はそれ自身の割込みベクトルを有することに注目すべき
である。もしキューチャネルが連結されれば、キューが
フルであることおよびキューがエンプティであることを
示すために別個のベクトルを使用することができる。こ
の指示はキューがエンプティであることを示すために１
つのキューチャネルのイネーブルを選択しかつキューが
フルであることを示すために他のキューチャネルのイネ
ーブルを選択することによって達成される。例えば、Ｑ
０ＦＩＥはキューがフルであることを示すために使用す
ることができ、かつＱ１ＥＩＥはキューがエンプティで
あることを示すために使用できる。
【００４５】ＱＣＲキュー制御レジスタ：ＱＣＲにおい
ては、全てのビットは“０”にリセットされ、かつ動作
の間の任意の時間に書き込むことができる。
ては、全てのビットは“０”にリセットされ、かつ動作
の間の任意の時間に書き込むことができる。
【００４６】ＱｘＬＮＢ，ＱｘＬＮＡキュー長さ選択：
前記ＱＣＲのＱｘＬＮＢおよびＱｘＬＮＡビットにおい
ては、キューチャネルの各々（ＱｘＬＮＢ，ＱｘＬＮ
Ａ）に対し長さが選択される。以下の表１は該ビットの
状態および対応するキューの長さを示す。
前記ＱＣＲのＱｘＬＮＢおよびＱｘＬＮＡビットにおい
ては、キューチャネルの各々（ＱｘＬＮＢ，ＱｘＬＮ
Ａ）に対し長さが選択される。以下の表１は該ビットの
状態および対応するキューの長さを示す。
【００４７】
【表１】 長さ ＱｘＬＮＢ ＱｘＬＮＡ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ３２バイト ０ ０ ２４バイト ０ １ １６バイト １ ０ ８バイト １ １
【００４８】ＱＤＲｘキューデータレジスタ：外部ユー
ザによって読み出されるとき、ＱＤＲｘはポインタスタ
ート値にしたがって最も古いデータを含むキュー内のＲ
ＡＭロケーションを提供する。同様に、ＱＤＲｘの書き
込みはポインタエンド値にしたがってキュー内の次に利
用可能なＲＡＭロケーションに書き込む。
ザによって読み出されるとき、ＱＤＲｘはポインタスタ
ート値にしたがって最も古いデータを含むキュー内のＲ
ＡＭロケーションを提供する。同様に、ＱＤＲｘの書き
込みはポインタエンド値にしたがってキュー内の次に利
用可能なＲＡＭロケーションに書き込む。
【００４９】＜動作の概略的説明＞キューメモリシステ
ム１０の動作の間に、システムの外部ユーザはまずユー
ザによって希望されるように機能するためにキュー制御
論理回路２０をプログラムしなければならない。例え
ば、前記複数のキューレジスタの各々および前記複数の
キュー制御レジスタの各々はキューの仕様が確立される
ようにプログラムされなければならない。さらに、キュ
ーメモリとデータを通信しようとする周辺装置もプログ
ラムされなければならない。その後、該周辺装置はキュ
ーメモリにデータを格納するためあるいはキューメモリ
からデータを取り出すためにチャネルを要求しなければ
ならない。要求信号が肯定されたとき、キューメモリお
よび周辺装置は読み出しまたは書き込み機能を行なうた
めに一緒に作動する。後により詳細に説明するように、
キュー制御論理はキューメモリシステム１０を制御して
いる中央処理ユニットがバスを使用していないか、タイ
ムアウトが生じたか、あるいは周辺装置の要求ができる
だけ早く行なわれるべきことを示すために前記複数のキ
ューレジスタにおいて特定のビットがセットされた場合
に選択的にデータおよびアドレスバスにアクセスするこ
とになる。
ム１０の動作の間に、システムの外部ユーザはまずユー
ザによって希望されるように機能するためにキュー制御
論理回路２０をプログラムしなければならない。例え
ば、前記複数のキューレジスタの各々および前記複数の
キュー制御レジスタの各々はキューの仕様が確立される
ようにプログラムされなければならない。さらに、キュ
ーメモリとデータを通信しようとする周辺装置もプログ
ラムされなければならない。その後、該周辺装置はキュ
ーメモリにデータを格納するためあるいはキューメモリ
からデータを取り出すためにチャネルを要求しなければ
ならない。要求信号が肯定されたとき、キューメモリお
よび周辺装置は読み出しまたは書き込み機能を行なうた
めに一緒に作動する。後により詳細に説明するように、
キュー制御論理はキューメモリシステム１０を制御して
いる中央処理ユニットがバスを使用していないか、タイ
ムアウトが生じたか、あるいは周辺装置の要求ができる
だけ早く行なわれるべきことを示すために前記複数のキ
ューレジスタにおいて特定のビットがセットされた場合
に選択的にデータおよびアドレスバスにアクセスするこ
とになる。
【００５０】前記複数のキュー制御およびキューレジス
タがプログラムされたとき、周辺装置はキュー要求信号
を肯定しなければならない。キュー要求信号はキューの
どのチャネルが引き続くメモリ転送動作の間にアクセス
されるべきかを示す。キュー要求信号が肯定されたと
き、キューメモリは次の利用可能なタイミングサイクル
においてデータを受信するかあるいはデータを提供す
る。キューメモリシステムの独自の設計のため、データ
バスに情報を提供するためにキューメモリをイネーブル
するためおよびデータバスから情報を読み取るために周
辺装置をイネーブルするために１つのタイミングサイク
ルを必要とするのみである。
タがプログラムされたとき、周辺装置はキュー要求信号
を肯定しなければならない。キュー要求信号はキューの
どのチャネルが引き続くメモリ転送動作の間にアクセス
されるべきかを示す。キュー要求信号が肯定されたと
き、キューメモリは次の利用可能なタイミングサイクル
においてデータを受信するかあるいはデータを提供す
る。キューメモリシステムの独自の設計のため、データ
バスに情報を提供するためにキューメモリをイネーブル
するためおよびデータバスから情報を読み取るために周
辺装置をイネーブルするために１つのタイミングサイク
ルを必要とするのみである。
【００５１】したがって、ここに説明されたキューメモ
リシステムは周辺装置の各々において付加的な回路を必
要とすることなく迅速かつ効率的にキュー形式のメモリ
転送動作を行なうことができる。したがって、本キュー
メモリは汎用目的のものでありかつユーザはシステムに
おいていつおよびどこでキューが使用されるかを決定す
ることができる。他の利点は後により詳細に説明する。
リシステムは周辺装置の各々において付加的な回路を必
要とすることなく迅速かつ効率的にキュー形式のメモリ
転送動作を行なうことができる。したがって、本キュー
メモリは汎用目的のものでありかつユーザはシステムに
おいていつおよびどこでキューが使用されるかを決定す
ることができる。他の利点は後により詳細に説明する。
【００５２】＜動作の詳細な説明＞動作の間に、複数の
キュー制御レジスタ５２およびキューレジスタ６２がま
ずプログラムされなければならない。本発明のこの実施
例では、キューメモリ１８は１から４までのチャネルを
もつよう構成することができる。各々のチャネルは３２
バイトの長さを有する。システムのチャネルは連結して
異なるデータ幅を形成することができる。例えば、単一
のキューは８ビットのデータ幅をもつことができる。も
しその単一のキューが他の単一のキューと連結されれ
ば、得られた連結されたキューは１６ビットのデータ幅
をもつことになる。キュー制御レジスタ５２のＬＱＣ０
１およびＬＱＣ２３ビットは外部ユーザがキューメモリ
１８をプログラムしてそのような連結されたキューを形
成できるようにする。
キュー制御レジスタ５２およびキューレジスタ６２がま
ずプログラムされなければならない。本発明のこの実施
例では、キューメモリ１８は１から４までのチャネルを
もつよう構成することができる。各々のチャネルは３２
バイトの長さを有する。システムのチャネルは連結して
異なるデータ幅を形成することができる。例えば、単一
のキューは８ビットのデータ幅をもつことができる。も
しその単一のキューが他の単一のキューと連結されれ
ば、得られた連結されたキューは１６ビットのデータ幅
をもつことになる。キュー制御レジスタ５２のＬＱＣ０
１およびＬＱＣ２３ビットは外部ユーザがキューメモリ
１８をプログラムしてそのような連結されたキューを形
成できるようにする。
【００５３】表１によってキューチャネルの説明におい
て前に述べたように、キュー長さ選択ビット（ＱｘＬＮ
ＢおよびＱｘＬＮＡ）はキューメモリ１８のチャネルの
長さを示すためにプログラムされる。前に述べたよう
に、キュー長さ選択ビットの“ｘ”はキューメモリ１８
のチャネルを示すことに注目すべきである。例えば、
“ｘ”はそれぞれチャネル０〜チャネル３を指示するた
めに０，１，２または３とすることができる。キュー長
さ選択ビットがプログラムされたとき、キューメモリ１
８の対応するチャネルはキュー長さ選択ビットによって
指示される長さに制限される。
て前に述べたように、キュー長さ選択ビット（ＱｘＬＮ
ＢおよびＱｘＬＮＡ）はキューメモリ１８のチャネルの
長さを示すためにプログラムされる。前に述べたよう
に、キュー長さ選択ビットの“ｘ”はキューメモリ１８
のチャネルを示すことに注目すべきである。例えば、
“ｘ”はそれぞれチャネル０〜チャネル３を指示するた
めに０，１，２または３とすることができる。キュー長
さ選択ビットがプログラムされたとき、キューメモリ１
８の対応するチャネルはキュー長さ選択ビットによって
指示される長さに制限される。
【００５４】前記複数のキュー制御レジスタ５２におい
ては、各々のチャネルのＬＷｘＦＳはファースト（高
速）データムーブが開始されるべきか否かあるいはＣＰ
Ｕ１２がデータ処理動作のためにデータバス２８を使用
しなくなるまでキューメモリがデータを通信するのを待
つべきかを指示するためにセットされなければならな
い。本実施例では、キューメモリ１８はチャネルのファ
ーストビットが肯定されていない場合にデータを通信す
るために３２タイミングサイクルまで待機することにな
る。ユーザはまたそれぞれのチャネルのデータ値がオー
バライトされるべきかを指示するために各チャネルのＬ
ＱｘＮＷビットをプログラムしなければならない。前に
述べたように、あるチャネルのＬＱｘＮＷビットが肯定
されたとき、キューメモリシステム１０における周辺装
置によるキュー要求はもし関連するフル割込み信号がア
クティブであれば無視されることになる。したがって、
もしユーザがチャネルがフルである場合にキューが到来
データによってオーバライトされないことを保証するこ
とを希望する場合は、該ユーザはインタラプトオンキュ
ーフル（ＱｘＦＩＥ）をイネーブルすべきである。該イ
ンタラプトオンキューフルは後により詳細に説明する。
さらに、キューチャネルイネーブルビット（ＬＱｘＥ
Ｎ）のビットもまたプログラムされているチャネル
（ｘ）をイネーブルまたはディスエーブルするためにそ
れぞれ肯定されあるいは否定されなければならない。
ては、各々のチャネルのＬＷｘＦＳはファースト（高
速）データムーブが開始されるべきか否かあるいはＣＰ
Ｕ１２がデータ処理動作のためにデータバス２８を使用
しなくなるまでキューメモリがデータを通信するのを待
つべきかを指示するためにセットされなければならな
い。本実施例では、キューメモリ１８はチャネルのファ
ーストビットが肯定されていない場合にデータを通信す
るために３２タイミングサイクルまで待機することにな
る。ユーザはまたそれぞれのチャネルのデータ値がオー
バライトされるべきかを指示するために各チャネルのＬ
ＱｘＮＷビットをプログラムしなければならない。前に
述べたように、あるチャネルのＬＱｘＮＷビットが肯定
されたとき、キューメモリシステム１０における周辺装
置によるキュー要求はもし関連するフル割込み信号がア
クティブであれば無視されることになる。したがって、
もしユーザがチャネルがフルである場合にキューが到来
データによってオーバライトされないことを保証するこ
とを希望する場合は、該ユーザはインタラプトオンキュ
ーフル（ＱｘＦＩＥ）をイネーブルすべきである。該イ
ンタラプトオンキューフルは後により詳細に説明する。
さらに、キューチャネルイネーブルビット（ＬＱｘＥ
Ｎ）のビットもまたプログラムされているチャネル
（ｘ）をイネーブルまたはディスエーブルするためにそ
れぞれ肯定されあるいは否定されなければならない。
【００５５】複数のキューレジスタ６２においては、キ
ューステータスレジスタ（ＱＳＲ）は各チャネルのキュ
ー割込みフラグの各々（ＱｘＦＦおよびＱｘＥＦ）がキ
ューチャネルのそれぞれの１つがエンプティであるかま
たはフルであるときを指示するために使用できるように
リセットされなければならない。さらに、キュー割込み
イネーブルビット（ＱｘＦＩＥ，ＱｘＥＩＥ）はキュー
割込みフラグがセットされるようイネーブルするために
肯定されなければならない。
ューステータスレジスタ（ＱＳＲ）は各チャネルのキュ
ー割込みフラグの各々（ＱｘＦＦおよびＱｘＥＦ）がキ
ューチャネルのそれぞれの１つがエンプティであるかま
たはフルであるときを指示するために使用できるように
リセットされなければならない。さらに、キュー割込み
イネーブルビット（ＱｘＦＩＥ，ＱｘＥＩＥ）はキュー
割込みフラグがセットされるようイネーブルするために
肯定されなければならない。
【００５６】前記複数のキュー制御レジスタ５２および
前記複数のキューレジスタ６２のビットをプログラミン
グすることに加えて、ペリフェラルＡ ２２およびペリ
フェラルＢ ２４の各々はキューメモリ１８と通信する
ためにプログラムされなければならない。前に述べたよ
うに、ペリフェラルＡ ２２およびペリフェラルＢ２４
の各々は各々がキューメモリ１８と通信できるようにす
るために使用される小量の回路を有する。この小量の付
加的な回路はペリフェラルＡ ２２およびペリフェラル
Ｂ ２４の各々がペリフェラルの中に配置されておらず
かつペリフェラルの設計にとって特有のキュー（キュー
メモリ１８）と通信できるようにする。例えば、ペリフ
ェラルＡ ２２はシリアル制御インタフェース（ＳＣ
Ｉ）でありかつペリフェラルＢ ２４はアナログ−デジ
タル（Ａ／Ｄ）変換器とすることができる。示された構
成では、ペリフェラルＡ ２２およびペリフェラルＢ
２４の双方は各々がデータを通信するためにあらかじめ
選択されたチャネルを要求するためにキュー要求信号を
肯定できるようにする小量の付加的な回路のみの追加に
より同じキューメモリ１８と通信することができる。ペ
リフェラルＡ ２２およびペリフェラルＢ ２４の各々
は引き続きより詳細に説明する。
前記複数のキューレジスタ６２のビットをプログラミン
グすることに加えて、ペリフェラルＡ ２２およびペリ
フェラルＢ ２４の各々はキューメモリ１８と通信する
ためにプログラムされなければならない。前に述べたよ
うに、ペリフェラルＡ ２２およびペリフェラルＢ２４
の各々は各々がキューメモリ１８と通信できるようにす
るために使用される小量の回路を有する。この小量の付
加的な回路はペリフェラルＡ ２２およびペリフェラル
Ｂ ２４の各々がペリフェラルの中に配置されておらず
かつペリフェラルの設計にとって特有のキュー（キュー
メモリ１８）と通信できるようにする。例えば、ペリフ
ェラルＡ ２２はシリアル制御インタフェース（ＳＣ
Ｉ）でありかつペリフェラルＢ ２４はアナログ−デジ
タル（Ａ／Ｄ）変換器とすることができる。示された構
成では、ペリフェラルＡ ２２およびペリフェラルＢ
２４の双方は各々がデータを通信するためにあらかじめ
選択されたチャネルを要求するためにキュー要求信号を
肯定できるようにする小量の付加的な回路のみの追加に
より同じキューメモリ１８と通信することができる。ペ
リフェラルＡ ２２およびペリフェラルＢ ２４の各々
は引き続きより詳細に説明する。
【００５７】ペリフェラルＡ ２２がキュー要求信号を
肯定してデータ値を記憶するためにキューメモリ１８の
チャネル０がアクセスされるべきであることを示す第１
の例を想定する。さらに、チャネル０に対するキュー割
込みイネーブルビット（Ｑ０ＦＩＥおよびＱ０ＥＩＥ）
がセットされそれによってもしチャネル０がエンプティ
またはフルであれば、適切なキュー割込みフラグが肯定
されるものと仮定する。
肯定してデータ値を記憶するためにキューメモリ１８の
チャネル０がアクセスされるべきであることを示す第１
の例を想定する。さらに、チャネル０に対するキュー割
込みイネーブルビット（Ｑ０ＦＩＥおよびＱ０ＥＩＥ）
がセットされそれによってもしチャネル０がエンプティ
またはフルであれば、適切なキュー割込みフラグが肯定
されるものと仮定する。
【００５８】前に述べたように、キューメモリ１８はＣ
ＰＵ１２がデータ処理動作のためにデータバス２８を使
用していない場合、あるいはキューメモリがデータバス
２８にアクセスするために所定の時間の間待機している
場合に情報を通信する。キュー制御論理２０はデータバ
ス２８へのアクセスを制御しかつＣＰＵ１２またはキュ
ーメモリ１８がデータバス２８およびアドレスバス２６
を介して、それぞれ、データおよびアドレス情報を提供
できるかを示すために適切な制御情報をバスルーティン
グおよび制御論理回路１６に提供する。
ＰＵ１２がデータ処理動作のためにデータバス２８を使
用していない場合、あるいはキューメモリがデータバス
２８にアクセスするために所定の時間の間待機している
場合に情報を通信する。キュー制御論理２０はデータバ
ス２８へのアクセスを制御しかつＣＰＵ１２またはキュ
ーメモリ１８がデータバス２８およびアドレスバス２６
を介して、それぞれ、データおよびアドレス情報を提供
できるかを示すために適切な制御情報をバスルーティン
グおよび制御論理回路１６に提供する。
【００５９】キュー制御論理回路２０におけるフロー制
御回路５０はキューメモリ１８がアドレスバス２６およ
びデータバス２８にアクセスできることを示す。図６
は、フロー制御回路５０の動作を記述するフローチャー
トを示す。しかしながら、図６に示されたステップを実
行する前に、フロー制御回路５０は前記バス利用可能、
タイムアウト、およびファースト信号を受信しなければ
ならない。
御回路５０はキューメモリ１８がアドレスバス２６およ
びデータバス２８にアクセスできることを示す。図６
は、フロー制御回路５０の動作を記述するフローチャー
トを示す。しかしながら、図６に示されたステップを実
行する前に、フロー制御回路５０は前記バス利用可能、
タイムアウト、およびファースト信号を受信しなければ
ならない。
【００６０】前記バス利用可能（Ｂｕｓ Ａｖａｉｌａ
ｂｌｅ）信号はクロック回路４０がディスエーブルＣＰ
Ｕクロック信号を肯定したときまたはＣＰＵ１２がＣＰ
Ｕバス利用可能信号を肯定したときに肯定される。いず
れかの信号の肯定に応じて、ＯＲゲート４２は前記バス
利用可能信号を肯定する。クロック回路４０は所定のタ
イムアウト期間が経過したときにディスエーブルＣＰＵ
クロック信号を肯定することに注目すべきである。クロ
ック回路４０はまた前記所定のタイムアウト期間が経過
した時に前記タイムアウト信号を肯定する。前記ＣＰＵ
バス利用可能信号はＣＰＵ１２がデータ処理動作を行な
うためにデータバス２８を使用していない場合に肯定さ
れる。
ｂｌｅ）信号はクロック回路４０がディスエーブルＣＰ
Ｕクロック信号を肯定したときまたはＣＰＵ１２がＣＰ
Ｕバス利用可能信号を肯定したときに肯定される。いず
れかの信号の肯定に応じて、ＯＲゲート４２は前記バス
利用可能信号を肯定する。クロック回路４０は所定のタ
イムアウト期間が経過したときにディスエーブルＣＰＵ
クロック信号を肯定することに注目すべきである。クロ
ック回路４０はまた前記所定のタイムアウト期間が経過
した時に前記タイムアウト信号を肯定する。前記ＣＰＵ
バス利用可能信号はＣＰＵ１２がデータ処理動作を行な
うためにデータバス２８を使用していない場合に肯定さ
れる。
【００６１】図６に示されるように、フロー制御回路５
０はペリフェラルすなわち周辺装置Ａ ２２またはペリ
フェラルすなわち周辺装置Ｂ ２４のいずれかが前記複
数のキュー要求信号によってキューメモリ１８と通信す
ることを要求した場合に該フローチャートの各ステップ
の実行を開始する。前記複数のキュー要求信号の肯定さ
れた１つを受信した後、フロー制御回路５０は前記バス
利用可能信号が肯定されているかを判定するためにテス
トを行なう。もしバス利用可能信号が肯定されていなけ
れば、フロー制御回路５０はキューメモリ１８のチャネ
ルゼロに関連するＦａｓｔ０信号（ＬＱ０ＦＳによって
決定される）およびキュー要求信号（ＱＲｅｑｕｅｓｔ
０）が共に肯定されているか否かを判定する。もし両方
が肯定されていれば、フロー制御回路５０はフリーズＣ
ＰＵ信号を肯定してＣＰＵ１２が１つのタイミングサイ
クルの間データバス２８を使用しないようにさせる。該
フリーズ信号はＣＰＵに次のバスサイクルの境界で始ま
る１つのバスタイミングサイクルの間一時的に処理を停
止しかつバス利用可能信号を肯定させる。
０はペリフェラルすなわち周辺装置Ａ ２２またはペリ
フェラルすなわち周辺装置Ｂ ２４のいずれかが前記複
数のキュー要求信号によってキューメモリ１８と通信す
ることを要求した場合に該フローチャートの各ステップ
の実行を開始する。前記複数のキュー要求信号の肯定さ
れた１つを受信した後、フロー制御回路５０は前記バス
利用可能信号が肯定されているかを判定するためにテス
トを行なう。もしバス利用可能信号が肯定されていなけ
れば、フロー制御回路５０はキューメモリ１８のチャネ
ルゼロに関連するＦａｓｔ０信号（ＬＱ０ＦＳによって
決定される）およびキュー要求信号（ＱＲｅｑｕｅｓｔ
０）が共に肯定されているか否かを判定する。もし両方
が肯定されていれば、フロー制御回路５０はフリーズＣ
ＰＵ信号を肯定してＣＰＵ１２が１つのタイミングサイ
クルの間データバス２８を使用しないようにさせる。該
フリーズ信号はＣＰＵに次のバスサイクルの境界で始ま
る１つのバスタイミングサイクルの間一時的に処理を停
止しかつバス利用可能信号を肯定させる。
【００６２】フロー制御回路５０は次にＱＭｏｖｅ信号
を肯定しかつキューメモリ１８はデータバス２８によっ
てデータを通信するためにイネーブルされる。もし前記
Ｆａｓｔ０またはＱＲｅｑｕｅｓｔ０信号のいずれか１
つが否定されていれば、フロー制御回路５０はキューメ
モリ１８のチャネル１に関連するＦａｓｔ１信号（ＬＱ
１ＦＳによって決定される）およびキュー要求信号（Ｑ
Ｒｅｑｕｅｓｔ１）が共に肯定されているか否かを判定
する。前と同様に、もし両方が肯定されていれば、フロ
ー制御回路５０はフリーズＣＰＵ信号を肯定してＣＰＵ
１２が１つのタイミングサイクルの間データバス２８を
使用しないようにさせる。
を肯定しかつキューメモリ１８はデータバス２８によっ
てデータを通信するためにイネーブルされる。もし前記
Ｆａｓｔ０またはＱＲｅｑｕｅｓｔ０信号のいずれか１
つが否定されていれば、フロー制御回路５０はキューメ
モリ１８のチャネル１に関連するＦａｓｔ１信号（ＬＱ
１ＦＳによって決定される）およびキュー要求信号（Ｑ
Ｒｅｑｕｅｓｔ１）が共に肯定されているか否かを判定
する。前と同様に、もし両方が肯定されていれば、フロ
ー制御回路５０はフリーズＣＰＵ信号を肯定してＣＰＵ
１２が１つのタイミングサイクルの間データバス２８を
使用しないようにさせる。
【００６３】フロー制御回路５０は次にＱＭｏｖｅ信号
を肯定しかつキューメモリ１８はデータバス２８によっ
てデータを通信するためにイネーブルされる。同様に、
もし前記Ｆａｓｔ１およびＱＲｅｑｕｅｓｔ１信号のい
ずれかが否定されていれば、フロー制御回路５０はキュ
ーメモリ１８のチャネル２に関連するＦａｓｔ２信号
（ＬＱ２ＦＳによって決定される）およびキュー要求信
号（ＱＲｅｑｕｅｓｔ２）が共に肯定されているか否か
を判定する。もし両方が肯定されていれば、フロー制御
回路５０はフリーズＣＰＵ信号を肯定してＣＰＵ１２に
１つのタイミングサイクルの間データバス２８を使用し
ないようにさせる。
を肯定しかつキューメモリ１８はデータバス２８によっ
てデータを通信するためにイネーブルされる。同様に、
もし前記Ｆａｓｔ１およびＱＲｅｑｕｅｓｔ１信号のい
ずれかが否定されていれば、フロー制御回路５０はキュ
ーメモリ１８のチャネル２に関連するＦａｓｔ２信号
（ＬＱ２ＦＳによって決定される）およびキュー要求信
号（ＱＲｅｑｕｅｓｔ２）が共に肯定されているか否か
を判定する。もし両方が肯定されていれば、フロー制御
回路５０はフリーズＣＰＵ信号を肯定してＣＰＵ１２に
１つのタイミングサイクルの間データバス２８を使用し
ないようにさせる。
【００６４】フロー制御回路５０は次にＱＭｏｖｅ信号
を肯定しかつキューメモリ１８はデータバス２８によっ
てデータを通信するためにイネーブルされる。前と同様
に、もしＦａｓｔ２およびＱＲｅｑｕｅｓｔ２信号のい
ずれかが否定されていれば、フロー制御回路５０はキュ
ーメモリ１８のチャネル３に関連するＦａｓｔ３信号
（ＬＱ３ＦＳによって決定される）およびキュー要求信
号（ＱＲｅｑｕｅｓｔ３）が共に肯定されているか否か
を判定する。もし両方が肯定されていれば、フロー制御
回路５０はフリーズＣＰＵ信号を肯定してＣＰＵ１２が
１つのタイミングサイクルの間データバス２８を使用し
ないようにさせる。フロー制御回路５０は次にＱＭｏｖ
ｅ信号を肯定しかつキューメモリ１８がデータバス２８
によってデータを通信するためにイネーブルされる。も
し前記Ｆａｓｔ３およびＱＲｅｑｕｅｓｔ３信号のいず
れかが否定されていれば、フロー制御回路５０は所定の
期間が経過したか否かを判定する。もし該所定の期間が
経過していなければ、フロー制御回路５０は再び前記バ
ス利用可能信号が肯定されているか否かを判定するため
にテストを行なう。もし前記所定の期間が経過していれ
ば、フロー制御回路５０はフリーズＣＰＵ信号を肯定し
てＣＰＵ１２が１つのタイミングサイクルの間データバ
ス２８を使用しないようにさせる。フロー制御回路５０
は次にＱＭｏｖｅ信号を肯定しかつキューメモリ１８は
データバス２８によってデータを通信するためにイネー
ブルされる。
を肯定しかつキューメモリ１８はデータバス２８によっ
てデータを通信するためにイネーブルされる。前と同様
に、もしＦａｓｔ２およびＱＲｅｑｕｅｓｔ２信号のい
ずれかが否定されていれば、フロー制御回路５０はキュ
ーメモリ１８のチャネル３に関連するＦａｓｔ３信号
（ＬＱ３ＦＳによって決定される）およびキュー要求信
号（ＱＲｅｑｕｅｓｔ３）が共に肯定されているか否か
を判定する。もし両方が肯定されていれば、フロー制御
回路５０はフリーズＣＰＵ信号を肯定してＣＰＵ１２が
１つのタイミングサイクルの間データバス２８を使用し
ないようにさせる。フロー制御回路５０は次にＱＭｏｖ
ｅ信号を肯定しかつキューメモリ１８がデータバス２８
によってデータを通信するためにイネーブルされる。も
し前記Ｆａｓｔ３およびＱＲｅｑｕｅｓｔ３信号のいず
れかが否定されていれば、フロー制御回路５０は所定の
期間が経過したか否かを判定する。もし該所定の期間が
経過していなければ、フロー制御回路５０は再び前記バ
ス利用可能信号が肯定されているか否かを判定するため
にテストを行なう。もし前記所定の期間が経過していれ
ば、フロー制御回路５０はフリーズＣＰＵ信号を肯定し
てＣＰＵ１２が１つのタイミングサイクルの間データバ
ス２８を使用しないようにさせる。フロー制御回路５０
は次にＱＭｏｖｅ信号を肯定しかつキューメモリ１８は
データバス２８によってデータを通信するためにイネー
ブルされる。
【００６５】もし前記バス利用可能信号が肯定されれ
ば、フロー制御回路５０は係属している最も高い優先度
の要求を決定するためにテストを行なう。ＱＲｅｑｕｅ
ｓｔ０信号が肯定されて周辺装置がキューメモリ１８の
チャネル０にアクセスするのを希望することを示す。も
しＱＲｅｑｕｅｓｔ０が肯定されれば、キュー制御論理
回路２０は前記ＱＭｏｖｅ０信号を肯定する。ＱＭｏｖ
ｅ０信号はＯＲゲート６４に提供されてＱＤｒｉｖｅ信
号を発生する。ＱＤｒｉｖｅ信号はデータバス２８によ
ってデータを通信するためにキューメモリ１８をイネー
ブルする。もしＱＲｅｑｕｅｓｔ０信号が否定されれ
ば、フロー制御回路５０はＱＲｅｑｕｅｓｔ１信号が肯
定されて周辺装置がキューメモリ１８のチャネル１にア
クセスすることを希望していることを示しているか否か
を判定するためにテストを行なう。
ば、フロー制御回路５０は係属している最も高い優先度
の要求を決定するためにテストを行なう。ＱＲｅｑｕｅ
ｓｔ０信号が肯定されて周辺装置がキューメモリ１８の
チャネル０にアクセスするのを希望することを示す。も
しＱＲｅｑｕｅｓｔ０が肯定されれば、キュー制御論理
回路２０は前記ＱＭｏｖｅ０信号を肯定する。ＱＭｏｖ
ｅ０信号はＯＲゲート６４に提供されてＱＤｒｉｖｅ信
号を発生する。ＱＤｒｉｖｅ信号はデータバス２８によ
ってデータを通信するためにキューメモリ１８をイネー
ブルする。もしＱＲｅｑｕｅｓｔ０信号が否定されれ
ば、フロー制御回路５０はＱＲｅｑｕｅｓｔ１信号が肯
定されて周辺装置がキューメモリ１８のチャネル１にア
クセスすることを希望していることを示しているか否か
を判定するためにテストを行なう。
【００６６】もしＱＲｅｑｕｅｓｔ１が肯定されていれ
ば、キュー制御論理回路１０は前記ＱＭｏｖｅ１信号を
肯定する。ＱＭｏｖｅ１信号はＯＲゲート６４に提供さ
れてＱＤｒｉｖｅ信号を発生する。ＱＤｒｉｖｅ信号は
データバス２８によってデータを通信するためにキュー
メモリ１８をイネーブルする。同様に、もしＱＲｅｑｕ
ｅｓｔ１信号が否定されていれば、フロー制御回路５０
はＱＲｅｑｕｅｓｔ２信号が肯定されて周辺装置がキュ
ーメモリ１８のチャネル２にアクセスすることを希望し
ていることを示すために肯定されているか否かを判定す
るためテストを行なう。
ば、キュー制御論理回路１０は前記ＱＭｏｖｅ１信号を
肯定する。ＱＭｏｖｅ１信号はＯＲゲート６４に提供さ
れてＱＤｒｉｖｅ信号を発生する。ＱＤｒｉｖｅ信号は
データバス２８によってデータを通信するためにキュー
メモリ１８をイネーブルする。同様に、もしＱＲｅｑｕ
ｅｓｔ１信号が否定されていれば、フロー制御回路５０
はＱＲｅｑｕｅｓｔ２信号が肯定されて周辺装置がキュ
ーメモリ１８のチャネル２にアクセスすることを希望し
ていることを示すために肯定されているか否かを判定す
るためテストを行なう。
【００６７】もしＱＲｅｑｕｅｓｔ２が肯定されていれ
ば、キュー制御論理回路２０はＱＭｏｖｅ２信号を肯定
する。ＱＭｏｖｅ２信号はＯＲゲート６４に提供されて
ＱＤｒｉｖｅ信号を発生する。ＱＤｒｉｖｅ信号はデー
タバス２８によってデータを通信するためにキューメモ
リ１８をイネーブルする。もし前記ＱＲｅｑｕｅｓｔ２
信号が否定されていれば、フロー制御回路６０は周辺装
置がキューメモリ１８のチャネル３にアクセスすること
を希望していることを判定し、かつキュー制御論理回路
２０はＱＭｏｖｅ３信号を肯定する。ＱＭｏｖｅ３信号
はＯＲゲート６４に提供されてＱＤｒｉｖｅ信号を発生
する。ＱＤｒｉｖｅ信号はデータバス２８によってデー
タを通信するためにキューメモリ１８をイネーブルす
る。
ば、キュー制御論理回路２０はＱＭｏｖｅ２信号を肯定
する。ＱＭｏｖｅ２信号はＯＲゲート６４に提供されて
ＱＤｒｉｖｅ信号を発生する。ＱＤｒｉｖｅ信号はデー
タバス２８によってデータを通信するためにキューメモ
リ１８をイネーブルする。もし前記ＱＲｅｑｕｅｓｔ２
信号が否定されていれば、フロー制御回路６０は周辺装
置がキューメモリ１８のチャネル３にアクセスすること
を希望していることを判定し、かつキュー制御論理回路
２０はＱＭｏｖｅ３信号を肯定する。ＱＭｏｖｅ３信号
はＯＲゲート６４に提供されてＱＤｒｉｖｅ信号を発生
する。ＱＤｒｉｖｅ信号はデータバス２８によってデー
タを通信するためにキューメモリ１８をイネーブルす
る。
【００６８】バスルーティングおよび制御論理回路１６
はキュー制御論理２０と組合せて機能しデータバス２８
に対応するアドレスバス２６を介してアドレス情報を提
供する。バスルーティングおよび制御論理回路１６はＣ
ＰＵ１６およびキュー制御論理回路２０の双方から情報
を受信しかつどの情報がアドレスバス２６に対しかつＲ
／＊Ｗ信号に伝搬されるべきかを決定する。もし前記Ｑ
Ｄｒｉｖｅ信号が肯定されてキューメモリ１８がデータ
バス２８を介してデータを通信しようとしていることを
示せば、バスルーティングおよび制御論理回路１６の制
御スイッチ４４は前記ＱＲ／＊Ｗ信号をＲ／＊Ｗとして
メモリ１４、ペリフェラルＡ ２２およびペリフェラル
Ｂ ２４の各々に提供する。さらに、ＱＤｒｉｖｅ信号
が肯定されたとき、アドレススイッチ４６がイネーブル
されて転送アドレスバス３８を介してキューメモリ１８
によって提供されたアドレスをメモリ１４、キュー制御
論理２０、ペリフェラルＡ ２２、およびペリフェラル
Ｂ ２４の各々へとアドレスバス２６を介して供給す
る。
はキュー制御論理２０と組合せて機能しデータバス２８
に対応するアドレスバス２６を介してアドレス情報を提
供する。バスルーティングおよび制御論理回路１６はＣ
ＰＵ１６およびキュー制御論理回路２０の双方から情報
を受信しかつどの情報がアドレスバス２６に対しかつＲ
／＊Ｗ信号に伝搬されるべきかを決定する。もし前記Ｑ
Ｄｒｉｖｅ信号が肯定されてキューメモリ１８がデータ
バス２８を介してデータを通信しようとしていることを
示せば、バスルーティングおよび制御論理回路１６の制
御スイッチ４４は前記ＱＲ／＊Ｗ信号をＲ／＊Ｗとして
メモリ１４、ペリフェラルＡ ２２およびペリフェラル
Ｂ ２４の各々に提供する。さらに、ＱＤｒｉｖｅ信号
が肯定されたとき、アドレススイッチ４６がイネーブル
されて転送アドレスバス３８を介してキューメモリ１８
によって提供されたアドレスをメモリ１４、キュー制御
論理２０、ペリフェラルＡ ２２、およびペリフェラル
Ｂ ２４の各々へとアドレスバス２６を介して供給す
る。
【００６９】同様に、もし前記ＱＤｒｉｖｅ信号が否定
されてＣＰＵ１２がデータバス２８を介して通信しなけ
ればならないことを示せば、バスルーティングおよび制
御論理回路１６の制御スイッチ４４は前記ＣＰＵ Ｒ／
＊Ｗ信号を前記Ｒ／＊Ｗとしてメモリ１４、ペリフェラ
ルＡ ２２およびペリフェラルＢ ２４の各々に供給す
る。さらに、前記ＱＤｒｉｖｅ信号が否定された時、ア
ドレススイッチ４６がイネーブルされてＣＰＵアドレス
バス３０を介してＣＰＵ１２によって提供されたアドレ
スをアドレスバス２６を介してメモリ１４、キュー制御
論理２０、ペリフェラルＡ ２２、およびペリフェラル
Ｂ ２４の各々に供給する。
されてＣＰＵ１２がデータバス２８を介して通信しなけ
ればならないことを示せば、バスルーティングおよび制
御論理回路１６の制御スイッチ４４は前記ＣＰＵ Ｒ／
＊Ｗ信号を前記Ｒ／＊Ｗとしてメモリ１４、ペリフェラ
ルＡ ２２およびペリフェラルＢ ２４の各々に供給す
る。さらに、前記ＱＤｒｉｖｅ信号が否定された時、ア
ドレススイッチ４６がイネーブルされてＣＰＵアドレス
バス３０を介してＣＰＵ１２によって提供されたアドレ
スをアドレスバス２６を介してメモリ１４、キュー制御
論理２０、ペリフェラルＡ ２２、およびペリフェラル
Ｂ ２４の各々に供給する。
【００７０】バスルーティングおよび制御論理回路１６
およびキュー制御論理回路２０の双方はＣＰＵ１２およ
びキューメモリ１８の双方によってデータが効率的に転
送できるようにイネーブルする。ＣＰＵ１２は一般には
常にデータバス２８の使用を必要とするのではなく、し
ばしば空きのタイミングサイクルを有することを認識す
ることによって、キューメモリシステム１０はＣＰＵ１
２の動作を凍結させることなしにキューメモリ１８と周
辺装置（２２および２４）との間でデータを転送するた
めに前記空きのタイミングサイクルを効率的に使用する
ことができる。ここに示された発明の構成においては、
ＣＰＵ１２は典型的にはそれぞれ５つのタイミングサイ
クルの内の４つのみを使用する。組み込まれたタイムア
ウト機構によってキューメモリ１８が情報を通信する前
にあらかじめ選択された期間の間待つのみでよいことが
保証される。
およびキュー制御論理回路２０の双方はＣＰＵ１２およ
びキューメモリ１８の双方によってデータが効率的に転
送できるようにイネーブルする。ＣＰＵ１２は一般には
常にデータバス２８の使用を必要とするのではなく、し
ばしば空きのタイミングサイクルを有することを認識す
ることによって、キューメモリシステム１０はＣＰＵ１
２の動作を凍結させることなしにキューメモリ１８と周
辺装置（２２および２４）との間でデータを転送するた
めに前記空きのタイミングサイクルを効率的に使用する
ことができる。ここに示された発明の構成においては、
ＣＰＵ１２は典型的にはそれぞれ５つのタイミングサイ
クルの内の４つのみを使用する。組み込まれたタイムア
ウト機構によってキューメモリ１８が情報を通信する前
にあらかじめ選択された期間の間待つのみでよいことが
保証される。
【００７１】本発明のこの実施例では実施されていない
が、前記あらかじめ選択された期間はキューメモリシス
テム１０のユーザによってプログラムすることができ
る。さらに、キューメモリシステム１０は複数のキュー
制御レジスタ５２における前記ファーストビットを肯定
することにより直ちにＣＰＵ１２の動作を中止するよう
プログラムすることができる。本システムによって提供
される柔軟性は空きのタイミングサイクルを待つ効率を
周辺装置に対し／からデータを適時に転送するためのユ
ーザの要求とを効率的にバランスさせる。図３に示され
たフロー制御回路５０はキューメモリ１８の各々のチャ
ネルに対応するＱＭｏｖｅ信号を発生するための論理回
路を含む。例えば、フロー制御回路５０の論理回路の第
１の部分はキューメモリ１８のチャネルゼロがデータバ
ス２８を要求していることを示すためにＱＭｏｖｅ０信
号を発生する。同様に、フロー制御回路５０の論理回路
の第２、第３および第４の部分はそれぞれチャネル１，
２および３がデータバス２８を必要としていることを示
すためにＱＭｏｖｅ１，ＱＭｏｖｅ２およびＱＭｏｖｅ
３信号を発生する。もし前記ＱＭｏｖｅ０，ＱＭｏｖｅ
１，ＱＭｏｖｅ２およびＱＭｏｖｅ３信号のいずれかが
肯定されれば、前記ＱＤｒｉｖｅ信号が肯定される。
が、前記あらかじめ選択された期間はキューメモリシス
テム１０のユーザによってプログラムすることができ
る。さらに、キューメモリシステム１０は複数のキュー
制御レジスタ５２における前記ファーストビットを肯定
することにより直ちにＣＰＵ１２の動作を中止するよう
プログラムすることができる。本システムによって提供
される柔軟性は空きのタイミングサイクルを待つ効率を
周辺装置に対し／からデータを適時に転送するためのユ
ーザの要求とを効率的にバランスさせる。図３に示され
たフロー制御回路５０はキューメモリ１８の各々のチャ
ネルに対応するＱＭｏｖｅ信号を発生するための論理回
路を含む。例えば、フロー制御回路５０の論理回路の第
１の部分はキューメモリ１８のチャネルゼロがデータバ
ス２８を要求していることを示すためにＱＭｏｖｅ０信
号を発生する。同様に、フロー制御回路５０の論理回路
の第２、第３および第４の部分はそれぞれチャネル１，
２および３がデータバス２８を必要としていることを示
すためにＱＭｏｖｅ１，ＱＭｏｖｅ２およびＱＭｏｖｅ
３信号を発生する。もし前記ＱＭｏｖｅ０，ＱＭｏｖｅ
１，ＱＭｏｖｅ２およびＱＭｏｖｅ３信号のいずれかが
肯定されれば、前記ＱＤｒｉｖｅ信号が肯定される。
【００７２】インクリメンタ回路Ａ ７４はＬＱ０ＴＸ
の状態に応じて２つの動作モードを有する。ＬＱ０ＴＸ
が否定されているとき、関連するキューチャネルは受信
キューとして機能する。ＬＱ０ＴＸが肯定されていると
き、関連するキューチャネルは送信キューとして機能す
る。ＱＭｏｖｅ０を肯定することによってインクリメン
タ回路Ａ ７４がキュー転送を行なうことを開始させ
る。ＱＲ／＊Ｗ０はキューメモリ１８へのまたはキュー
メモリ１８からのデータ転送の方向を制御する。
の状態に応じて２つの動作モードを有する。ＬＱ０ＴＸ
が否定されているとき、関連するキューチャネルは受信
キューとして機能する。ＬＱ０ＴＸが肯定されていると
き、関連するキューチャネルは送信キューとして機能す
る。ＱＭｏｖｅ０を肯定することによってインクリメン
タ回路Ａ ７４がキュー転送を行なうことを開始させ
る。ＱＲ／＊Ｗ０はキューメモリ１８へのまたはキュー
メモリ１８からのデータ転送の方向を制御する。
【００７３】キューチャネルが受信キューとして構成さ
れている場合、ポインタスタートレジスタ５６は「現在
のアドレス（ｃｕｒｒｅｎｔ ａｄｄｒｅｓｓ）」とし
て取り扱われ、かつポインタエンドレジスタ５８はキュ
ーマーカーの終りとして取り扱われる。最初は、前記ポ
インタエンドおよびポインタスタート値は等しい。新し
いデータ値が周辺装置からキューメモリ１８に格納され
たとき、マルチプレクサ５４はポインタスタート値をキ
ューアドレスバス３４を介して受け渡しこれは前記受信
した値が格納されるキューメモリ１８のアドレスを識別
する。
れている場合、ポインタスタートレジスタ５６は「現在
のアドレス（ｃｕｒｒｅｎｔ ａｄｄｒｅｓｓ）」とし
て取り扱われ、かつポインタエンドレジスタ５８はキュ
ーマーカーの終りとして取り扱われる。最初は、前記ポ
インタエンドおよびポインタスタート値は等しい。新し
いデータ値が周辺装置からキューメモリ１８に格納され
たとき、マルチプレクサ５４はポインタスタート値をキ
ューアドレスバス３４を介して受け渡しこれは前記受信
した値が格納されるキューメモリ１８のアドレスを識別
する。
【００７４】比較器およびインクリメンタ制御回路６０
が次にポインタスタートレジスタ５６の値を増分する。
次に、ポインタスタート値がポインタエンド値と比較さ
れかつそれらが等しければフルフラグ（Ｑ０ＦＦ）が肯
定される。ＣＰＵ１２によってデータ値がキューメモリ
１８から読み出されたとき、ドライブ５４は前記データ
値がキューメモリ１８から読み出されるキューアドレス
バス３４を介して前記ポインタエンド値を受け渡す。比
較器およびインクリメンタ制御回路６０は次にポインタ
エンドレジスタ５８の値を増分する。次に、該ポインタ
エンド値は前記ポインタスタート値と比較されかつもし
それらが等しければエンプティフラグ（Ｑ０ＥＦ）が肯
定される。
が次にポインタスタートレジスタ５６の値を増分する。
次に、ポインタスタート値がポインタエンド値と比較さ
れかつそれらが等しければフルフラグ（Ｑ０ＦＦ）が肯
定される。ＣＰＵ１２によってデータ値がキューメモリ
１８から読み出されたとき、ドライブ５４は前記データ
値がキューメモリ１８から読み出されるキューアドレス
バス３４を介して前記ポインタエンド値を受け渡す。比
較器およびインクリメンタ制御回路６０は次にポインタ
エンドレジスタ５８の値を増分する。次に、該ポインタ
エンド値は前記ポインタスタート値と比較されかつもし
それらが等しければエンプティフラグ（Ｑ０ＥＦ）が肯
定される。
【００７５】キューチャネルが送信キューとして構成さ
れている場合は、ポインタエンドレジスタ５８は「現在
の」アドレスとして取り扱われ、かつポインタスタート
レジスタ５６はエンプティキューマーカーとして取り扱
われる。最初は、ポインタエンドおよびポインタスター
ト値は等しい。新しいデータ値がＣＰＵ１２からキュー
メモリ１８へと書き込まれたとき、ドライバ５４は前記
ポインタエンド値をキューアドレスバス３４を介して受
け渡しそこで前記データ値がキューメモリ１８に書き込
まれる。
れている場合は、ポインタエンドレジスタ５８は「現在
の」アドレスとして取り扱われ、かつポインタスタート
レジスタ５６はエンプティキューマーカーとして取り扱
われる。最初は、ポインタエンドおよびポインタスター
ト値は等しい。新しいデータ値がＣＰＵ１２からキュー
メモリ１８へと書き込まれたとき、ドライバ５４は前記
ポインタエンド値をキューアドレスバス３４を介して受
け渡しそこで前記データ値がキューメモリ１８に書き込
まれる。
【００７６】比較器およびインクリメンタ制御回路６０
は次にポインタエンドレジスタ５８の値を増分する。次
に、ポインタエンド（現在のアドレス）値がポインタス
タート値と比較されかつもしそれらが等しければフルフ
ラグ（Ｑ０ＦＦ）が肯定される。あるデータ値がキュー
メモリ１８から周辺装置へと転送される場合、マルチプ
レクサ５４はポインタスタート値をキューアドレスバス
３４を介して受け渡しこれは周辺装置に対するデータが
読み出されるキューメモリ１８のアドレスを識別する。
比較器およびインクリメンタ制御回路６０は次にポイン
タスタートレジスタ５６の値を増分する。次に、ポイン
タエンド（現在のアドレス）値がポインタスタート値と
比較されかつもしそれらが等しければエンプティフラグ
（Ｑ０ＥＦ）が肯定される。
は次にポインタエンドレジスタ５８の値を増分する。次
に、ポインタエンド（現在のアドレス）値がポインタス
タート値と比較されかつもしそれらが等しければフルフ
ラグ（Ｑ０ＦＦ）が肯定される。あるデータ値がキュー
メモリ１８から周辺装置へと転送される場合、マルチプ
レクサ５４はポインタスタート値をキューアドレスバス
３４を介して受け渡しこれは周辺装置に対するデータが
読み出されるキューメモリ１８のアドレスを識別する。
比較器およびインクリメンタ制御回路６０は次にポイン
タスタートレジスタ５６の値を増分する。次に、ポイン
タエンド（現在のアドレス）値がポインタスタート値と
比較されかつもしそれらが等しければエンプティフラグ
（Ｑ０ＥＦ）が肯定される。
【００７７】さらに、前記ＱＲ／＊Ｗ０信号はインバー
タ６８によって反転され、かつ反転されたＱＲ／＊Ｗ０
信号はドライバ６６に供給される。ＱＳｉｚｅ０信号お
よびＱＲｅｑｕｅｓｔ０信号もまたドライバ６６に供給
されてそれぞれキューメモリ１８においてアクセスされ
るべき値の幅（ｗｉｄｔｈ）を指示しかつ再び本キュー
システムが実施されているデータ処理システムの周辺装
置（例えば、２２および２４）による要求に応じて正し
いチャネルが確実にアクセスされるようにする。ＱＳｉ
ｚｅ０信号およびＱｘＬＮＢおよびＱｘＬＮＡビットの
発生については前に説明した。ドライバ６６は上に述べ
た信号の各々を処理してキュー制御バス３６を介してキ
ューメモリ１８のチャネルゼロの動作を制御するために
複数の制御信号を提供する。
タ６８によって反転され、かつ反転されたＱＲ／＊Ｗ０
信号はドライバ６６に供給される。ＱＳｉｚｅ０信号お
よびＱＲｅｑｕｅｓｔ０信号もまたドライバ６６に供給
されてそれぞれキューメモリ１８においてアクセスされ
るべき値の幅（ｗｉｄｔｈ）を指示しかつ再び本キュー
システムが実施されているデータ処理システムの周辺装
置（例えば、２２および２４）による要求に応じて正し
いチャネルが確実にアクセスされるようにする。ＱＳｉ
ｚｅ０信号およびＱｘＬＮＢおよびＱｘＬＮＡビットの
発生については前に説明した。ドライバ６６は上に述べ
た信号の各々を処理してキュー制御バス３６を介してキ
ューメモリ１８のチャネルゼロの動作を制御するために
複数の制御信号を提供する。
【００７８】前に述べたように、キュードライブ信号が
肯定されているから、バスルーティングおよび制御論理
回路は前記ＱＲ／＊Ｗ信号をＲ／＊Ｗ信号として転送し
かつ転送アドレスバス３８によって提供されたアドレス
をアドレスバス２６を介して転送する。もしＱＤｒｉｖ
ｅ信号が肯定されていなければ、キューメモリ１８はキ
ュー制御論理回路２０のフロー論理回路５０がＱＤｒｉ
ｖｅ信号を肯定するまで情報を通信するのを待つことに
なる。
肯定されているから、バスルーティングおよび制御論理
回路は前記ＱＲ／＊Ｗ信号をＲ／＊Ｗ信号として転送し
かつ転送アドレスバス３８によって提供されたアドレス
をアドレスバス２６を介して転送する。もしＱＤｒｉｖ
ｅ信号が肯定されていなければ、キューメモリ１８はキ
ュー制御論理回路２０のフロー論理回路５０がＱＤｒｉ
ｖｅ信号を肯定するまで情報を通信するのを待つことに
なる。
【００７９】効率的な様式でキューメモリ１８およびＣ
ＰＵ１２がデータバス２８およびアドレスバス２６を分
けあうことができるようにするための機構をもつことに
加えて、ペリフェラルＡ ２２およびペリフェラルＢ
２４の各々は個別のキューまたは複雑かつ領域を消費す
るダイレクトメモリアクセス回路を必要とすることなく
同じキューメモリ（１８）と通信するよう設計されてい
る。ペリフェラルＡ２２およびペリフェラルＢ ２４の
各々は外部ユーザが複数のキュー要求信号によってキュ
ーメモリ１８と通信するようプログラム可能とする内部
レジスタを有する。各々のペリフェラルは一般にデータ
処理プログラムを開始するのに先立ちユーザによってキ
ューメモリ１８の特定のチャネルに割当てられる。しか
しながら、ペリフェラルの数はキューメモリ１８のチャ
ネルの数によって制限されない。いくつかの構成では、
単一のペリフェラルが１つより多くのチャネルを必要と
し、一方他の構成では、２つまたはそれ以上のペリフェ
ラルが１つのチャネルを共有することができる。もちろ
ん、チャネルの数は設計的な事項でありかつキューメモ
リシステムの設計者によって増大しかつ低減することが
できる。さらに、１つより多くのペリフェラルが１つの
チャネルを異なる時間に使用できるようにするために論
理回路またはソフトウェアを構成することもできる。
ＰＵ１２がデータバス２８およびアドレスバス２６を分
けあうことができるようにするための機構をもつことに
加えて、ペリフェラルＡ ２２およびペリフェラルＢ
２４の各々は個別のキューまたは複雑かつ領域を消費す
るダイレクトメモリアクセス回路を必要とすることなく
同じキューメモリ（１８）と通信するよう設計されてい
る。ペリフェラルＡ２２およびペリフェラルＢ ２４の
各々は外部ユーザが複数のキュー要求信号によってキュ
ーメモリ１８と通信するようプログラム可能とする内部
レジスタを有する。各々のペリフェラルは一般にデータ
処理プログラムを開始するのに先立ちユーザによってキ
ューメモリ１８の特定のチャネルに割当てられる。しか
しながら、ペリフェラルの数はキューメモリ１８のチャ
ネルの数によって制限されない。いくつかの構成では、
単一のペリフェラルが１つより多くのチャネルを必要と
し、一方他の構成では、２つまたはそれ以上のペリフェ
ラルが１つのチャネルを共有することができる。もちろ
ん、チャネルの数は設計的な事項でありかつキューメモ
リシステムの設計者によって増大しかつ低減することが
できる。さらに、１つより多くのペリフェラルが１つの
チャネルを異なる時間に使用できるようにするために論
理回路またはソフトウェアを構成することもできる。
【００８０】次に、周辺装置として使用できるいくつか
の可能な装置およびキューメモリシステム１０との通信
のために必要とされるレジスタについて説明する。ここ
で説明される複数の周辺装置の各々の重要な観点は各々
がキューメモリ１８へのアクセスを要求できることであ
る。そのような要求は一般にキュー要求信号を介して転
送される。複数の周辺装置の各々が持つべき第２の能力
はキュー転送動作に応じて割込みフラグが自動的にリセ
ットされなければならないことを示すビットまたは信号
である。
の可能な装置およびキューメモリシステム１０との通信
のために必要とされるレジスタについて説明する。ここ
で説明される複数の周辺装置の各々の重要な観点は各々
がキューメモリ１８へのアクセスを要求できることであ
る。そのような要求は一般にキュー要求信号を介して転
送される。複数の周辺装置の各々が持つべき第２の能力
はキュー転送動作に応じて割込みフラグが自動的にリセ
ットされなければならないことを示すビットまたは信号
である。
【００８１】一般に、２つのタイプの周辺装置がある。
第１のタイプの装置は情報の転送に基づき自動的にリセ
ットする。自動的にリセットした後、該第１のタイプの
装置は他の機能を行なう用意ができている。実際に、第
１のタイプの周辺装置によって実行される機能は情報の
転送によって開始される。第１のタイプの装置の例はＡ
／Ｄ変換器であり、これは前の結果（変換）をキューメ
モリ１８のチャネルに転送することに基づきＡ／Ｄ変換
を開始する。この例では、周辺装置の内部レジスタは自
動フラグクリアを選択するための制御ビットおよびＡ／
Ｄ変換器が通信しているキューメモリ１８のチャネルを
示す複数のビットのみを必要とすることになる。
第１のタイプの装置は情報の転送に基づき自動的にリセ
ットする。自動的にリセットした後、該第１のタイプの
装置は他の機能を行なう用意ができている。実際に、第
１のタイプの周辺装置によって実行される機能は情報の
転送によって開始される。第１のタイプの装置の例はＡ
／Ｄ変換器であり、これは前の結果（変換）をキューメ
モリ１８のチャネルに転送することに基づきＡ／Ｄ変換
を開始する。この例では、周辺装置の内部レジスタは自
動フラグクリアを選択するための制御ビットおよびＡ／
Ｄ変換器が通信しているキューメモリ１８のチャネルを
示す複数のビットのみを必要とすることになる。
【００８２】第２のタイプの装置は前記第１のタイプの
装置について述べたのと同じ機能を達成することができ
る。さらに、第２のタイプの装置は何らのデータ転送を
必要とすることなくキューメモリ１８と他の周辺装置と
の間の通信を「聴取する（ｌｉｓｔｅｎ）」ことができ
る。例えば、第２のタイプの周辺装置はあらかじめ定め
されたキューラインが肯定されているという条件によっ
てトリガされるようにすることができる。第２のタイプ
の周辺装置のための聴取論理は典型的には他の周辺装置
がデータ処理動作を開始したことを決定するために複数
のキュー要求ラインのみを監視する。このタイプの周辺
装置の例はタイマ周辺装置およびキューメモリ１８の間
での情報の転送に基づきＡ／Ｄ変換を開始するＡ／Ｄ変
換器である。この第２のタイプの周辺装置は自動フラグ
クリアを選択するための同じ制御ビットと該周辺装置が
通信するキューメモリ１８のチャネルを示すための複数
のビットを必要とする。さらに、第２のタイプの周辺装
置はキュー要求ラインを監視するために選択するための
複数のビットおよび聴取モードイネーブルビットを必要
とする。
装置について述べたのと同じ機能を達成することができ
る。さらに、第２のタイプの装置は何らのデータ転送を
必要とすることなくキューメモリ１８と他の周辺装置と
の間の通信を「聴取する（ｌｉｓｔｅｎ）」ことができ
る。例えば、第２のタイプの周辺装置はあらかじめ定め
されたキューラインが肯定されているという条件によっ
てトリガされるようにすることができる。第２のタイプ
の周辺装置のための聴取論理は典型的には他の周辺装置
がデータ処理動作を開始したことを決定するために複数
のキュー要求ラインのみを監視する。このタイプの周辺
装置の例はタイマ周辺装置およびキューメモリ１８の間
での情報の転送に基づきＡ／Ｄ変換を開始するＡ／Ｄ変
換器である。この第２のタイプの周辺装置は自動フラグ
クリアを選択するための同じ制御ビットと該周辺装置が
通信するキューメモリ１８のチャネルを示すための複数
のビットを必要とする。さらに、第２のタイプの周辺装
置はキュー要求ラインを監視するために選択するための
複数のビットおよび聴取モードイネーブルビットを必要
とする。
【００８３】第３のタイプの装置は聴取動作のみのため
に設計することができる。このタイプの装置はキューメ
モリに対するデータパス接続を持たないが他の周辺装置
からのキュー要求事象に反応することができる。
に設計することができる。このタイプの装置はキューメ
モリに対するデータパス接続を持たないが他の周辺装置
からのキュー要求事象に反応することができる。
【００８４】＜周辺装置のタイプの説明＞ 「タイマ」第１の例では、周辺装置はタイマとして実施
できる。タイマ回路はデータ処理技術においてよく知ら
れておりかつ、したがって、図１では詳細に示されてい
ない。この例ではペリフェラルＢ ２４は適切なデータ
レジスタ、パルスアキュムレータ、およびタイマ入力捕
捉およびタイマ出力比較フラグを備えたタイマとして構
成されるものと仮定する。以下に、タイマシステムがキ
ューメモリシステム１０内で機能することができるよう
にするための可能な制御レジスタを示す表２が与えられ
ている。
できる。タイマ回路はデータ処理技術においてよく知ら
れておりかつ、したがって、図１では詳細に示されてい
ない。この例ではペリフェラルＢ ２４は適切なデータ
レジスタ、パルスアキュムレータ、およびタイマ入力捕
捉およびタイマ出力比較フラグを備えたタイマとして構
成されるものと仮定する。以下に、タイマシステムがキ
ューメモリシステム１０内で機能することができるよう
にするための可能な制御レジスタを示す表２が与えられ
ている。
【００８５】
【表２】 アドレス レジスタ ビット７ ビット６ ビット５ ビット４ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− Ｂａｓｅ ＴＳＣＲ ＴＤＩＳ ＴＳＷＡＩ ＴＳＢＣＫ ＴＦＦＣＡ Ｂａｓｅ＋１ ＴＱＣＲ ＰＡＯＱＢ ＰＡＯＱＡ ＴＣ２ＱＢ ＴＣ２ＱＡ ビット３ ビット２ ビット１ ビット０ −−−−−−−−−−−−−−−−−−−−−−− ＰＡＯＱＥ ＴＣ２ＱＥ ＴＣ３ＱＥ ＴＣ４ＱＥ ＴＣ３ＱＢ ＴＣ３ＱＡ ＴＣ４ＱＢ ＴＣ４ＱＡ
【００８６】次に、前記タイマシステム制御レジスタ
（ＴＳＣＲ）および前記タイマキュー制御レジスタ（Ｔ
ＱＣＲ）の各々の各ビットの説明を行なう。
（ＴＳＣＲ）および前記タイマキュー制御レジスタ（Ｔ
ＱＣＲ）の各々の各ビットの説明を行なう。
【００８７】ＴＳＣＲ：タイマシステム制御レジスタ リセットの場合に全てのビットは０であり、かつ該ビッ
トは任意の時間に読み出しかつ書き込むことができる。
トは任意の時間に読み出しかつ書き込むことができる。
【００８８】ＴＤＩＳ：タイマディスエーブル 論理“１”は、カウンタを含む、タイマをディスエーブ
ルする。そのような特徴的機能は電力消費を低減するた
めに使用できる。論理“０”はタイマが通常の機能を行
なうことができるようにする。
ルする。そのような特徴的機能は電力消費を低減するた
めに使用できる。論理“０”はタイマが通常の機能を行
なうことができるようにする。
【００８９】ＴＳＷＡＩ：待機の間におけるタイマの停
止（Ｔｉｍｅｒ Ｓｔｏｐｓ Ｗｈｉｌｅ ｉｎ Ｗａ
ｉｔ） 論理“１”はキューメモリシステム１０が待機状態にあ
る場合には常にタイマをディスエーブルする。待機モー
ドはデータ処理技術の分野で良く知られておりかつここ
ではこれ以上詳細に説明しない。この特徴的機能は電力
消費を低減するために有用である。否定された場合、こ
のビットはタイマが待機状態で走行し続けることができ
るようにする。
止（Ｔｉｍｅｒ Ｓｔｏｐｓ Ｗｈｉｌｅ ｉｎ Ｗａ
ｉｔ） 論理“１”はキューメモリシステム１０が待機状態にあ
る場合には常にタイマをディスエーブルする。待機モー
ドはデータ処理技術の分野で良く知られておりかつここ
ではこれ以上詳細に説明しない。この特徴的機能は電力
消費を低減するために有用である。否定された場合、こ
のビットはタイマが待機状態で走行し続けることができ
るようにする。
【００９０】ＴＳＢＣＫ：背景モードにある場合のタイ
マ停止 肯定されたとき、このビットはパートが背景モードにあ
る場合にタイマをディスエーブルする。典型的には、こ
のビットはシステムエミュレーションの間に肯定され
る。否定されたとき、このビットはタイマが背景モード
にある間に走行を続けることができるようにする。
マ停止 肯定されたとき、このビットはパートが背景モードにあ
る場合にタイマをディスエーブルする。典型的には、こ
のビットはシステムエミュレーションの間に肯定され
る。否定されたとき、このビットはタイマが背景モード
にある間に走行を続けることができるようにする。
【００９１】ＴＦＦＣＡ：タイマファーストフラグクリ
アオール（Ｔｉｍｅｒ ＦａｓｔＦｌａｇ Ｃｌｅａｒ
Ａｌｌ） “１”の論理値はタイマにおける全てのパルスアキュム
レータオーバフロー、タイマ入力捕捉およびタイマ出力
比較フラグをファーストクリアシーケンスへと変える。
ファーストクリアシーケンスにおいては、関連するデー
タレジスタへのアクセスは関連するフラグをもし該フラ
グがアクセスのときにセットされていればクリアさせ
る。いくつかのシステムにおいては、ファーストクリア
シーケンスはタイマをより早く用いるために使用するこ
とができる。ノーマルフラグクリアシーケンスなしで
は、前記フラグはもしユーザがそれらのプログラミング
コードに注意深くなければはからずもクリアされるかも
しれない。
アオール（Ｔｉｍｅｒ ＦａｓｔＦｌａｇ Ｃｌｅａｒ
Ａｌｌ） “１”の論理値はタイマにおける全てのパルスアキュム
レータオーバフロー、タイマ入力捕捉およびタイマ出力
比較フラグをファーストクリアシーケンスへと変える。
ファーストクリアシーケンスにおいては、関連するデー
タレジスタへのアクセスは関連するフラグをもし該フラ
グがアクセスのときにセットされていればクリアさせ
る。いくつかのシステムにおいては、ファーストクリア
シーケンスはタイマをより早く用いるために使用するこ
とができる。ノーマルフラグクリアシーケンスなしで
は、前記フラグはもしユーザがそれらのプログラミング
コードに注意深くなければはからずもクリアされるかも
しれない。
【００９２】ＴＦＦＣＡビットが否定されているとき、
タイマフラグクリアシーケンスは、キューとインタフェ
ースするためにユーザによって選択されたタイマチャネ
ルまたはパルスアキュムレータを除き、通常通り機能す
る。これらのタイマチャネルはファーストクリアシーケ
ンスを行なう。関連するデータレジスタへのアクセスは
関連するＴＦＦＣＡビットをもしそれがアクセスのとき
に肯定されておればクリアさせることになる。
タイマフラグクリアシーケンスは、キューとインタフェ
ースするためにユーザによって選択されたタイマチャネ
ルまたはパルスアキュムレータを除き、通常通り機能す
る。これらのタイマチャネルはファーストクリアシーケ
ンスを行なう。関連するデータレジスタへのアクセスは
関連するＴＦＦＣＡビットをもしそれがアクセスのとき
に肯定されておればクリアさせることになる。
【００９３】ＰＡＯＱＥ：パルスアキュムレータオーバ
フローキューイネーブル 肯定されたとき、ＰＡＯＱＥビットはタイマキュー制御
レジスタ（ＴＱＣＲ）のビットによって選択されたキュ
ー要求信号をトリガするためにパルスアキュムレータオ
ーバフローを選択する。否定されたとき、ＰＡＯＱＥビ
ットはパルスアキュムレータをディスエーブルし、該パ
ルスアキュムレータがキュー要求信号を修正できないよ
うにする。
フローキューイネーブル 肯定されたとき、ＰＡＯＱＥビットはタイマキュー制御
レジスタ（ＴＱＣＲ）のビットによって選択されたキュ
ー要求信号をトリガするためにパルスアキュムレータオ
ーバフローを選択する。否定されたとき、ＰＡＯＱＥビ
ットはパルスアキュムレータをディスエーブルし、該パ
ルスアキュムレータがキュー要求信号を修正できないよ
うにする。
【００９４】ＴＣ２ＱＥ：タイマチャネル２キューイネ
ーブル 肯定されたとき、ＴＣ２ＱＥビットはタイマキュー制御
レジスタ（ＴＱＣＲ）のビットによって選択されたキュ
ー要求信号をトリガするために第１のタイマ入力捕捉／
出力比較フラグ（２）を選択する。否定されたとき、前
記第１のタイマ入力捕捉／出力比較フラグ（２）はキュ
ー要求信号を修正できない。
ーブル 肯定されたとき、ＴＣ２ＱＥビットはタイマキュー制御
レジスタ（ＴＱＣＲ）のビットによって選択されたキュ
ー要求信号をトリガするために第１のタイマ入力捕捉／
出力比較フラグ（２）を選択する。否定されたとき、前
記第１のタイマ入力捕捉／出力比較フラグ（２）はキュ
ー要求信号を修正できない。
【００９５】ＴＣ３ＱＥ：タイマチャネル３キューイネ
ーブル 肯定されたとき、ＴＣ３ＱＥビットはタイマキュー制御
レジスタ（ＴＱＣＲ）のビットによって選択されたキュ
ー要求信号をトリガするために第２のタイマ入力捕捉／
出力比較フラグ（３）を選択する。否定されたとき、前
記第２のタイマ入力捕捉／出力比較フラグ（３）はキュ
ー要求信号を修正できない。
ーブル 肯定されたとき、ＴＣ３ＱＥビットはタイマキュー制御
レジスタ（ＴＱＣＲ）のビットによって選択されたキュ
ー要求信号をトリガするために第２のタイマ入力捕捉／
出力比較フラグ（３）を選択する。否定されたとき、前
記第２のタイマ入力捕捉／出力比較フラグ（３）はキュ
ー要求信号を修正できない。
【００９６】ＴＣ４ＱＥ：タイマチャネル４キューイネ
ーブル 肯定されたとき、ＴＣ４ＱＥビットはタイマキュー制御
レジスタ（ＴＱＣＲ）のビットによって選択されたキュ
ー要求信号をトリガするために第３のタイマ入力捕捉／
出力比較フラグ（４）を選択する。否定されたとき、前
記第３のタイマ入力捕捉／出力比較フラグ（４）はキュ
ー要求信号を修正できない。
ーブル 肯定されたとき、ＴＣ４ＱＥビットはタイマキュー制御
レジスタ（ＴＱＣＲ）のビットによって選択されたキュ
ー要求信号をトリガするために第３のタイマ入力捕捉／
出力比較フラグ（４）を選択する。否定されたとき、前
記第３のタイマ入力捕捉／出力比較フラグ（４）はキュ
ー要求信号を修正できない。
【００９７】ＴＱＣＲ：タイマキュー制御レジスタ 全てのビットは“０”にリセットされかつ任意の時間に
書き込むことができる。
書き込むことができる。
【００９８】タイマキュー制御レジスタ内には、複数の
キュー要求選択ビット（ｘｙｚＱＢ，ｘｙｚＱＡ）が格
納される。キュー要求選択ビットは複数のキュー要求信
号の内のどれがキューメモリ１８のどのモジュールに接
続されるかを選択する。もしあるシステムが１つより多
くのキューメモリシステムと共に構築されれば、前記複
数のキュー選択ビットは付加的なキューチャネルにアク
セスするために修正されなければならない。表３は前記
複数のキュー選択ビットのそれぞれの組合せの各々によ
ってアクセスされるキューメモリ１８の部分を示す。
キュー要求選択ビット（ｘｙｚＱＢ，ｘｙｚＱＡ）が格
納される。キュー要求選択ビットは複数のキュー要求信
号の内のどれがキューメモリ１８のどのモジュールに接
続されるかを選択する。もしあるシステムが１つより多
くのキューメモリシステムと共に構築されれば、前記複
数のキュー選択ビットは付加的なキューチャネルにアク
セスするために修正されなければならない。表３は前記
複数のキュー選択ビットのそれぞれの組合せの各々によ
ってアクセスされるキューメモリ１８の部分を示す。
【００９９】
【表３】 選択されたキュー ｘｙｚＱＢ ｘｙｚＱＡ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− キューチャネル＃０ ０ ０ キューチャネル＃１ ０ １ キューチャネル＃２ １ ０ キューチャネル＃３ １ １
【０１００】いったん上に説明した各々のビットがプロ
グラムされると、タイマがキューメモリシステム１０内
で実施できる。複数のキュー選択ビットはキューメモリ
１８のチャネルにアクセスするためにプログラムされ
る。いったんプログラムされると、タイマは該タイマの
何らかの機能によってキューメモリ１８からの情報にア
クセスしあるいはキューメモリ１８へのメモリ格納のた
めにプログラムすることができる。例えば、入力捕捉チ
ャネルが外部信号の立上りエッジを捕捉するたびごと
に、前記複数のキュー選択ビットによって選択されるキ
ューメモリ１８のあるチャネルに関連する時間が格納す
ることができる。他の例では、タイマの出力比較チャネ
ルはタイマに自動的に再ロードして全ての聴取する（ｌ
ｉｓｔｅｎｉｎｇ）周辺装置のための共通のタイムベー
スを確立しそれによって各々がその機能を同期した周期
的なベースで実行できるようにすることができる。
グラムされると、タイマがキューメモリシステム１０内
で実施できる。複数のキュー選択ビットはキューメモリ
１８のチャネルにアクセスするためにプログラムされ
る。いったんプログラムされると、タイマは該タイマの
何らかの機能によってキューメモリ１８からの情報にア
クセスしあるいはキューメモリ１８へのメモリ格納のた
めにプログラムすることができる。例えば、入力捕捉チ
ャネルが外部信号の立上りエッジを捕捉するたびごと
に、前記複数のキュー選択ビットによって選択されるキ
ューメモリ１８のあるチャネルに関連する時間が格納す
ることができる。他の例では、タイマの出力比較チャネ
ルはタイマに自動的に再ロードして全ての聴取する（ｌ
ｉｓｔｅｎｉｎｇ）周辺装置のための共通のタイムベー
スを確立しそれによって各々がその機能を同期した周期
的なベースで実行できるようにすることができる。
【０１０１】「Ａ／Ｄ変換器」第１の例では、周辺装置
はアナログ−デジタル変換器とすることができる。アナ
ログ−デジタル回路はデータ処理技術において良く知ら
れておりかつ、したがって、図１には詳細に示されてい
ない。この例においてペリフェラルＢ ２４は適切なデ
ータレジスタを備えたアナログ−デジタル変換器として
構成されているものと仮定する。以下の表４はアナログ
−デジタル変換器がキューメモリシステム１０内で機能
できるようにするための可能な制御レジスタを示してい
る。
はアナログ−デジタル変換器とすることができる。アナ
ログ−デジタル回路はデータ処理技術において良く知ら
れておりかつ、したがって、図１には詳細に示されてい
ない。この例においてペリフェラルＢ ２４は適切なデ
ータレジスタを備えたアナログ−デジタル変換器として
構成されているものと仮定する。以下の表４はアナログ
−デジタル変換器がキューメモリシステム１０内で機能
できるようにするための可能な制御レジスタを示してい
る。
【０１０２】
【表４】 アドレス レジスタ ビット７ ビット６ ビット５ ビット４ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− Ｂａｓｅ ＡＤＳＣＲ ＡＤＰＵ ＡＦＦＣ Ｂａｓｅ＋１ ＡＱＣＲ ビット３ ビット２ ビット１ ビット０ −−−−−−−−−−−−−−−−−−−−−− ＡＤＴＱＥ ＡＣＣＱＥ ＡＤＴＱＢ ＡＤＴＱＡ ＡＣＣＱＢ ＡＣＣＱＡ
【０１０３】次に、Ａ／Ｄ変換器システム制御レジスタ
（ＡＤＳＣＲ）およびＡ／Ｄ変換器キュー制御レジスタ
（ＡＱＣＲ）の各々の各ビットの説明を行なう。
（ＡＤＳＣＲ）およびＡ／Ｄ変換器キュー制御レジスタ
（ＡＱＣＲ）の各々の各ビットの説明を行なう。
【０１０４】ＡＤＳＣＲ：Ａ／Ｄ変換器システム制御レ
ジスタ リセットされると、Ａ／Ｄ変換器システム制御の全ての
ビットは否定される。該ビットは動作の間の任意の時間
に読み出しかつ書き込むことができる。
ジスタ リセットされると、Ａ／Ｄ変換器システム制御の全ての
ビットは否定される。該ビットは動作の間の任意の時間
に読み出しかつ書き込むことができる。
【０１０５】ＡＤＰＵ：Ａ／Ｄ変換器パワーアップ 肯定されたとき、ＡＤＰＵビットはＡ／Ｄ変換器が変換
動作を行なうのを開始できるようにする。否定されたと
き、ＡＤＰＵビットはＡ／Ｄ変換器をディスエーブルし
かつＡ／Ｄ変換器はもはや変換動作を行なうためにイネ
ーブルされない。
動作を行なうのを開始できるようにする。否定されたと
き、ＡＤＰＵビットはＡ／Ｄ変換器をディスエーブルし
かつＡ／Ｄ変換器はもはや変換動作を行なうためにイネ
ーブルされない。
【０１０６】ＡＦＦＣ：Ａ／Ｄファーストフラグクリア ＡＦＦＣビットが肯定されたとき、通常実行されるフラ
グクリアシーケンスは高速クリアシーケンスへと変更さ
れる。Ａ／Ｄ変換器に関連する結果レジスタへのアクセ
スは関連するフラグを、もし該フラグがその時間に肯定
されていれば否定されるようにする。いくつかのシステ
ムにおいては、ファーストフラグクリアシーケンスはＡ
／Ｄ変換器が使用するために利用できる時間量を増大す
ることができる。ノーマルフラグクリアシーケンスなし
では、各フラグはもしユーザがそれらのプログラミング
符号に注意深くなければはからずもクリアされることが
あり得ることを指摘する必要がある。
グクリアシーケンスは高速クリアシーケンスへと変更さ
れる。Ａ／Ｄ変換器に関連する結果レジスタへのアクセ
スは関連するフラグを、もし該フラグがその時間に肯定
されていれば否定されるようにする。いくつかのシステ
ムにおいては、ファーストフラグクリアシーケンスはＡ
／Ｄ変換器が使用するために利用できる時間量を増大す
ることができる。ノーマルフラグクリアシーケンスなし
では、各フラグはもしユーザがそれらのプログラミング
符号に注意深くなければはからずもクリアされることが
あり得ることを指摘する必要がある。
【０１０７】ＡＦＦＣビットが否定されているとき、完
全なフラグクリアは通常所定のソフトウェアシーケンス
を実行することによって機能する。
全なフラグクリアは通常所定のソフトウェアシーケンス
を実行することによって機能する。
【０１０８】ＡＤＴＱＥ：キューイネーブルからのＡ／
Ｄ変換器トリガ 肯定されたとき、ＡＤＴＱＥは複数のキュー要求信号の
内の１つによってキュー転送が要求されたときＡ／Ｄ変
換器が変換を開始できるようにする。Ａ／Ｄ変換器は次
にキュー聴取動作モードにあり、それによって選択され
たキュー要求ラインが肯定されたとき、Ａ／Ｄ変換器は
変換動作を開始する。ＡＤＴＱＥビットが否定されたと
き、Ａ／Ｄ変換器は聴取機能を行なっておらず、典型的
なＡ／Ｄ変換器として機能している。
Ｄ変換器トリガ 肯定されたとき、ＡＤＴＱＥは複数のキュー要求信号の
内の１つによってキュー転送が要求されたときＡ／Ｄ変
換器が変換を開始できるようにする。Ａ／Ｄ変換器は次
にキュー聴取動作モードにあり、それによって選択され
たキュー要求ラインが肯定されたとき、Ａ／Ｄ変換器は
変換動作を開始する。ＡＤＴＱＥビットが否定されたと
き、Ａ／Ｄ変換器は聴取機能を行なっておらず、典型的
なＡ／Ｄ変換器として機能している。
【０１０９】ＡＣＣＱＥ：Ａ／Ｄ変換完了キューイネー
ブル ＡＣＣＱＥビットが肯定されているとき、Ａ／Ｄ変換完
了フラグはＡ／Ｄ変換器キュー制御レジスタ（ＡＱＣ
Ｒ）におけるビットによって選択された前記複数のキュ
ー要求信号の内の選択された１つをトリガするよう選択
される。ＡＣＣＱＥビットが否定されたとき、Ａ／Ｄ変
換完了フラグは前記複数のキュー要求信号のいずれをも
トリガしない。
ブル ＡＣＣＱＥビットが肯定されているとき、Ａ／Ｄ変換完
了フラグはＡ／Ｄ変換器キュー制御レジスタ（ＡＱＣ
Ｒ）におけるビットによって選択された前記複数のキュ
ー要求信号の内の選択された１つをトリガするよう選択
される。ＡＣＣＱＥビットが否定されたとき、Ａ／Ｄ変
換完了フラグは前記複数のキュー要求信号のいずれをも
トリガしない。
【０１１０】ＡＱＣＲ：Ａ／Ｄキュー制御レジスタ ＡＱＣＲの全てのビットはゼロにリセットされかつ任意
の時間に書き込むことができる。
の時間に書き込むことができる。
【０１１１】ＡｙｚＱＢ，ＡｙｚＱＡキュー要求選択ビ
ット これらのビットはＡ／Ｄ変換器によって選択されるキュ
ーメモリ１８のチャネルを選択する。表５は各々のビッ
トの組合せに対して選択されるチャネルを示す。
ット これらのビットはＡ／Ｄ変換器によって選択されるキュ
ーメモリ１８のチャネルを選択する。表５は各々のビッ
トの組合せに対して選択されるチャネルを示す。
【０１１２】
【表５】 選択されるキュー ＡｙｚＱＢ ＡｙｚＱＡ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− キューチャネル＃０ ０ ０ キューチャネル＃１ ０ １ キューチャネル＃２ １ ０ キューチャネル＃３ １ １
【０１１３】いったん上に述べたビットの各々がプログ
ラムされると、アナログ−デジタル変換器はキューメモ
リシステム１０において実施できる。複数のキュー選択
ビットがキューメモリ１８のチャネルをアクセスするた
めにプログラムされる。いったんプログラムされると、
Ａ／Ｄ変換器はキュー要求信号を「聴取する」ようおよ
びタイマ出力比較からの要求に応じて変換動作を開始す
るようプログラムできる。さらに、Ａ／Ｄ変換器は引き
続き変換結果をキューメモリ１８の他のチャネルに転送
することができる。
ラムされると、アナログ−デジタル変換器はキューメモ
リシステム１０において実施できる。複数のキュー選択
ビットがキューメモリ１８のチャネルをアクセスするた
めにプログラムされる。いったんプログラムされると、
Ａ／Ｄ変換器はキュー要求信号を「聴取する」ようおよ
びタイマ出力比較からの要求に応じて変換動作を開始す
るようプログラムできる。さらに、Ａ／Ｄ変換器は引き
続き変換結果をキューメモリ１８の他のチャネルに転送
することができる。
【０１１４】第１の例では、Ａ／Ｄ変換器のサブシステ
ムは前記複数のキュー要求信号を監視してキューメモリ
１８の特定のチャネルが書き込まれていることを判定す
る。もし複数のキュー要求信号の内のあらかじめ選択さ
れた１つが肯定されていれば、Ａ／Ｄ変換器はキューメ
モリシステム１０の外部のソースによって与えられた入
力データをサンプルし始める。Ａ／Ｄ変換器がサンプル
を完了したとき、該Ａ／Ｄ変換器は表５に示されるキュ
ー要求選択ビット（ＡｙｚＱＢ，ＢｙｚＱＡ）によって
特定される前記複数のキュー要求信号の内の１つを肯定
する。前記複数のキュー要求信号の内の１つを肯定しか
つ前記複数のＱＭｏｖｅ信号の内の１つによってアクノ
レッジを受信した後、Ａ／Ｄ変換器はデータを前記複数
のキュー要求信号の内の１つによって要求されるキュー
メモリ１８のチャネルに送信する。Ａ／Ｄ変換器は次に
要求されたデータを記憶しかつ再び前記複数のキュー要
求信号の内の前記あらかじめ選択された１つが肯定され
るのを「聴取する（ｌｉｓｔｅｎ）」ことになる。典型
的には、前記複数のキュー要求信号の内のあらかじめ選
択された１つによってアクセスされている他のキューは
タイマ出力比較チャネルである。中央処理ユニット１２
は上に述べた機能のいずれをも実行することを要求され
ない。したがって、中央処理ユニット１２はＡ／Ｄ変換
器がキューメモリ１８にアクセスしている間は他のデー
タ処理動作のために使用できる。
ムは前記複数のキュー要求信号を監視してキューメモリ
１８の特定のチャネルが書き込まれていることを判定す
る。もし複数のキュー要求信号の内のあらかじめ選択さ
れた１つが肯定されていれば、Ａ／Ｄ変換器はキューメ
モリシステム１０の外部のソースによって与えられた入
力データをサンプルし始める。Ａ／Ｄ変換器がサンプル
を完了したとき、該Ａ／Ｄ変換器は表５に示されるキュ
ー要求選択ビット（ＡｙｚＱＢ，ＢｙｚＱＡ）によって
特定される前記複数のキュー要求信号の内の１つを肯定
する。前記複数のキュー要求信号の内の１つを肯定しか
つ前記複数のＱＭｏｖｅ信号の内の１つによってアクノ
レッジを受信した後、Ａ／Ｄ変換器はデータを前記複数
のキュー要求信号の内の１つによって要求されるキュー
メモリ１８のチャネルに送信する。Ａ／Ｄ変換器は次に
要求されたデータを記憶しかつ再び前記複数のキュー要
求信号の内の前記あらかじめ選択された１つが肯定され
るのを「聴取する（ｌｉｓｔｅｎ）」ことになる。典型
的には、前記複数のキュー要求信号の内のあらかじめ選
択された１つによってアクセスされている他のキューは
タイマ出力比較チャネルである。中央処理ユニット１２
は上に述べた機能のいずれをも実行することを要求され
ない。したがって、中央処理ユニット１２はＡ／Ｄ変換
器がキューメモリ１８にアクセスしている間は他のデー
タ処理動作のために使用できる。
【０１１５】一般に、Ａ／Ｄ変換器は間欠的にあるいは
連続的に変換動作を行なうために使用される。Ａ／Ｄ変
換器が変換動作を間欠的に行なうようプログラムするユ
ーザはたぶんＡ／Ｄ変換器をタンクの温度、流量、レベ
ル、あるいは１つまたは２つのデータポイントのみおよ
びデータ値が何らかの制御パラメータを決定するために
使用される他の現象を決定するために使用するであろ
う。Ａ／Ｄ変換器を連続的に変換動作を行なうようプロ
グラムするユーザは個々のデータポイントには興味を持
たないが、複数のデータポイントの累積的な効果に関心
を持つ。典型的には、複数のデータポイントの累積的な
効果を必要とする動作はＦＦＴ，ＤＦＴ，ＦＩＲおよび
ＩＩＲのようなフィルタである。そのような集中的な変
換動作においては、データストリームをサンプリングす
るための周期的な割込みが必要とされる。このシステム
では、アナログ−デジタル変換動作に関連する割込みに
費やされる時間は非常に大きなものとなり、特にデータ
ストリームのサンプリングレートが高い場合はなおさら
である。キューメモリシステム１０は、キュードタイマ
出力比較をセットアップしかつそのキュードタイマ出力
に基づきＡ／Ｄデータ捕捉をトリガしかつ次にキューに
おけるＡ／Ｄサンプルの集積を行なうことにより、周期
的なサンプリングを必要とするシステムを効率的に実現
するようプログラムできる。さらに、キューメモリシス
テム１０はＣＰＵ１２が３２までのサンプルを取り出す
ために一度だけ割込みを行なうことができるようにす
る。キューメモリシステム１０の効率は３２の割込みに
比較して１回の割込みのみを必要とすることにより時間
を節約する。さらに、Ａ／Ｄ変換動作をスケジューリン
グするためにＣＰＵが割込まれる必要がある従来技術の
システムにおいては、割込みに関連する潜伏期間が実行
できるＡ／Ｄ変換動作の数を制限した。
連続的に変換動作を行なうために使用される。Ａ／Ｄ変
換器が変換動作を間欠的に行なうようプログラムするユ
ーザはたぶんＡ／Ｄ変換器をタンクの温度、流量、レベ
ル、あるいは１つまたは２つのデータポイントのみおよ
びデータ値が何らかの制御パラメータを決定するために
使用される他の現象を決定するために使用するであろ
う。Ａ／Ｄ変換器を連続的に変換動作を行なうようプロ
グラムするユーザは個々のデータポイントには興味を持
たないが、複数のデータポイントの累積的な効果に関心
を持つ。典型的には、複数のデータポイントの累積的な
効果を必要とする動作はＦＦＴ，ＤＦＴ，ＦＩＲおよび
ＩＩＲのようなフィルタである。そのような集中的な変
換動作においては、データストリームをサンプリングす
るための周期的な割込みが必要とされる。このシステム
では、アナログ−デジタル変換動作に関連する割込みに
費やされる時間は非常に大きなものとなり、特にデータ
ストリームのサンプリングレートが高い場合はなおさら
である。キューメモリシステム１０は、キュードタイマ
出力比較をセットアップしかつそのキュードタイマ出力
に基づきＡ／Ｄデータ捕捉をトリガしかつ次にキューに
おけるＡ／Ｄサンプルの集積を行なうことにより、周期
的なサンプリングを必要とするシステムを効率的に実現
するようプログラムできる。さらに、キューメモリシス
テム１０はＣＰＵ１２が３２までのサンプルを取り出す
ために一度だけ割込みを行なうことができるようにす
る。キューメモリシステム１０の効率は３２の割込みに
比較して１回の割込みのみを必要とすることにより時間
を節約する。さらに、Ａ／Ｄ変換動作をスケジューリン
グするためにＣＰＵが割込まれる必要がある従来技術の
システムにおいては、割込みに関連する潜伏期間が実行
できるＡ／Ｄ変換動作の数を制限した。
【０１１６】キューメモリシステム１０においてサンプ
リングＡ／Ｄ変換器を実現する基本的なステップにつき
説明する。第１のステップにおいては、キューメモリ１
８のチャネル０がタイマペリフェラルに供給されるべき
出力／比較値によって満たされる。タイマは（前に述べ
たように）キューメモリ１８のチャネル０によって新し
い出力比較値で再ロードされるようプログラムされる。
したがって、前記表３によれば、ＴＣ２ＱＢおよびＴＣ
２ＱＡビットは共に否定されてキューメモリ１８のチャ
ネル０がキュー転送動作の間に使用されることを指示す
る。
リングＡ／Ｄ変換器を実現する基本的なステップにつき
説明する。第１のステップにおいては、キューメモリ１
８のチャネル０がタイマペリフェラルに供給されるべき
出力／比較値によって満たされる。タイマは（前に述べ
たように）キューメモリ１８のチャネル０によって新し
い出力比較値で再ロードされるようプログラムされる。
したがって、前記表３によれば、ＴＣ２ＱＢおよびＴＣ
２ＱＡビットは共に否定されてキューメモリ１８のチャ
ネル０がキュー転送動作の間に使用されることを指示す
る。
【０１１７】次に、Ａ／Ｄ変換器は変換動作を開始する
ためにＱＲｅｑｕｅｓｔ０信号を聴取するようプログラ
ムされなければならない。Ａ／Ｄ変換器をプログラムす
るためには、Ａ／Ｄ変換器システム制御レジスタ（表４
のＡＤＳＣＲ）のＡＤＴＱＥおよびＡＣＣＱＥビットは
肯定されなければならない。Ａ／Ｄキュー制御レジスタ
（表４および表５のＡＱＣＲ）のＡＤＴＱＢおよびＡＤ
ＴＱＡビットは、キューメモリ１８のチャネル０がデー
タを通信するときＡ／Ｄ変換器が変換動作を開始すべき
ことを指示するために否定されなければならない。前記
Ａ／Ｄキュー制御レジスタのＡＣＣＱＢおよびＡＣＣＱ
Ａビット（表４および表５のＡＱＣＲ）はそれぞれ０お
よび１にリセットされてＡ／Ｄ変換結果が変換が完了し
たときキューメモリ１８のチャネル１に書き込まれるべ
きことを指示しなければならない。Ａ／Ｄ変換器のレジ
スタをプログラミングすることに加えて、前記複数のキ
ューレジスタ５２のＬＱＲ０ＨＩレジスタのＬＱ０ＴＸ
およびＬＱ０ＦＳビット（図４）はデータ転送のための
正しい方向を示しかつデータ転送速度を決定するために
プログラムされなければならない。したがって、キュー
メモリ１８も前記複数の周辺装置２２および２４もＣＰ
Ｕ１２がデータバス２８上で「デッド（ｄｅａｄ）」サ
イクルを持つのを待機することを要求される。
ためにＱＲｅｑｕｅｓｔ０信号を聴取するようプログラ
ムされなければならない。Ａ／Ｄ変換器をプログラムす
るためには、Ａ／Ｄ変換器システム制御レジスタ（表４
のＡＤＳＣＲ）のＡＤＴＱＥおよびＡＣＣＱＥビットは
肯定されなければならない。Ａ／Ｄキュー制御レジスタ
（表４および表５のＡＱＣＲ）のＡＤＴＱＢおよびＡＤ
ＴＱＡビットは、キューメモリ１８のチャネル０がデー
タを通信するときＡ／Ｄ変換器が変換動作を開始すべき
ことを指示するために否定されなければならない。前記
Ａ／Ｄキュー制御レジスタのＡＣＣＱＢおよびＡＣＣＱ
Ａビット（表４および表５のＡＱＣＲ）はそれぞれ０お
よび１にリセットされてＡ／Ｄ変換結果が変換が完了し
たときキューメモリ１８のチャネル１に書き込まれるべ
きことを指示しなければならない。Ａ／Ｄ変換器のレジ
スタをプログラミングすることに加えて、前記複数のキ
ューレジスタ５２のＬＱＲ０ＨＩレジスタのＬＱ０ＴＸ
およびＬＱ０ＦＳビット（図４）はデータ転送のための
正しい方向を示しかつデータ転送速度を決定するために
プログラムされなければならない。したがって、キュー
メモリ１８も前記複数の周辺装置２２および２４もＣＰ
Ｕ１２がデータバス２８上で「デッド（ｄｅａｄ）」サ
イクルを持つのを待機することを要求される。
【０１１８】複数のキューレジスタ５２に加えて、複数
のキュー制御レジスタ６２もキューメモリ１８のチャネ
ル０の正しい長さを示しかつキューメモリ１８のチャネ
ル０が先であってさらにタイマ出力比較値が必要である
ことを示している場合に割込みが肯定できるようにする
ためプログラムされなければならない。したがって、複
数のキュー制御レジスタ６２のＱ０ＥＩＥ，Ｑ０ＬＮＡ
およびＱ０ＬＮＢビットの双方は肯定されなければなら
ない。Ａ／Ｄは次に変換動作が完了したときキューメモ
リ１８のチャネル１の変換動作の結果を転送するようプ
ログラムされなければならない。チャネル０に関して前
に述べたように、チャネル１はデータ（ＬＱ１ＴＸ）、
キューチャネル１の長さ（Ｑ１ＬＮＡ，Ｑ１ＬＮＢ）の
転送のための正しい方向を示し、かつキューメモリ１８
のチャネル１が満杯である場合に（Ｑ１ＦＩＥ）割込み
を行なうようプログラムされなければならない。
のキュー制御レジスタ６２もキューメモリ１８のチャネ
ル０の正しい長さを示しかつキューメモリ１８のチャネ
ル０が先であってさらにタイマ出力比較値が必要である
ことを示している場合に割込みが肯定できるようにする
ためプログラムされなければならない。したがって、複
数のキュー制御レジスタ６２のＱ０ＥＩＥ，Ｑ０ＬＮＡ
およびＱ０ＬＮＢビットの双方は肯定されなければなら
ない。Ａ／Ｄは次に変換動作が完了したときキューメモ
リ１８のチャネル１の変換動作の結果を転送するようプ
ログラムされなければならない。チャネル０に関して前
に述べたように、チャネル１はデータ（ＬＱ１ＴＸ）、
キューチャネル１の長さ（Ｑ１ＬＮＡ，Ｑ１ＬＮＢ）の
転送のための正しい方向を示し、かつキューメモリ１８
のチャネル１が満杯である場合に（Ｑ１ＦＩＥ）割込み
を行なうようプログラムされなければならない。
【０１１９】上に示した各々のビットについてのさらに
詳細な説明については、図５による前の説明を参照。上
述の各々のステップが実行されたとき、Ａ／Ｄ変換器は
キューメモリ１８のチャネル０が空きになるかあるいは
キューメモリ１８のチャネル１が満杯になるまで変換動
作を行なうことができる。そのときに、ＣＰＵ１２はキ
ューメモリ１８における情報にサービスするために割込
まれることになる。
詳細な説明については、図５による前の説明を参照。上
述の各々のステップが実行されたとき、Ａ／Ｄ変換器は
キューメモリ１８のチャネル０が空きになるかあるいは
キューメモリ１８のチャネル１が満杯になるまで変換動
作を行なうことができる。そのときに、ＣＰＵ１２はキ
ューメモリ１８における情報にサービスするために割込
まれることになる。
【０１２０】上に述べた例はアナログ−デジタル変換器
のみに関連するのではなく、デジタル−アナログ変換器
または他の周辺装置のためにも利用できることに注目す
べきである。しかしながら、デジタル−アナログ変換器
を使用する場合、ユーザはアナログ−デジタル変換器の
場合のようにデータを受信するよりはむしろデータを規
則的なインターバルで送信する必要がある。この状況で
は、上に述べたのと同じステップに従えば良い。最初
に、デジタル−アナログ変換器は送信すべき値（これは
他のキューチャネルから来ることができる）によってプ
ログラムされる。デジタル−アナログ変換器は次にタイ
マを出力比較チャネルと関連するキュー要求信号が肯定
されたときにデータを転送するようプログラムされる。
実際に、デジタル−アナログ変換器はタイマがキュー要
求信号を肯定するのを「聴取している（ｌｉｓｔｅｎｉ
ｎｇ）」ことになる。それがタイマがキュー要求信号を
肯定したことを検知したとき、デジタル−アナログ変換
器はキューメモリ１８の前に割り当てられたチャネルか
らのデータの転送を自動的に要求する。タイミング情報
を提供するために複数のキュー要求信号を使用すること
により、複数の周辺装置の各々に対して必要な制御は大
幅に単純化される。さらに、そのようなシステムはユー
ザが将来の改訂の際の容易に修正できるモジュラーシス
テムを容易に実現できるようにする。
のみに関連するのではなく、デジタル−アナログ変換器
または他の周辺装置のためにも利用できることに注目す
べきである。しかしながら、デジタル−アナログ変換器
を使用する場合、ユーザはアナログ−デジタル変換器の
場合のようにデータを受信するよりはむしろデータを規
則的なインターバルで送信する必要がある。この状況で
は、上に述べたのと同じステップに従えば良い。最初
に、デジタル−アナログ変換器は送信すべき値（これは
他のキューチャネルから来ることができる）によってプ
ログラムされる。デジタル−アナログ変換器は次にタイ
マを出力比較チャネルと関連するキュー要求信号が肯定
されたときにデータを転送するようプログラムされる。
実際に、デジタル−アナログ変換器はタイマがキュー要
求信号を肯定するのを「聴取している（ｌｉｓｔｅｎｉ
ｎｇ）」ことになる。それがタイマがキュー要求信号を
肯定したことを検知したとき、デジタル−アナログ変換
器はキューメモリ１８の前に割り当てられたチャネルか
らのデータの転送を自動的に要求する。タイミング情報
を提供するために複数のキュー要求信号を使用すること
により、複数の周辺装置の各々に対して必要な制御は大
幅に単純化される。さらに、そのようなシステムはユー
ザが将来の改訂の際の容易に修正できるモジュラーシス
テムを容易に実現できるようにする。
【０１２１】「シリアル通信インタフェース」第１の例
では、周辺装置はシリアル通信インタフェースとして実
施できる。シリアル通信インタフェース回路はデータ処
理技術において良く知られており、かつ、したがって、
図１には詳細に示されていないことに注目すべきであ
る。この場合ペリフェラルＡ ２２は適切なデータレジ
スタ、受信機、および送信機とのシリアル通信インタフ
ェースとして構成されるものと仮定する。以下にシリア
ル通信インタフェースがキューメモリシステム１０内で
機能できるようにするための可能な制御レジスタを示す
表６が与えられている。
では、周辺装置はシリアル通信インタフェースとして実
施できる。シリアル通信インタフェース回路はデータ処
理技術において良く知られており、かつ、したがって、
図１には詳細に示されていないことに注目すべきであ
る。この場合ペリフェラルＡ ２２は適切なデータレジ
スタ、受信機、および送信機とのシリアル通信インタフ
ェースとして構成されるものと仮定する。以下にシリア
ル通信インタフェースがキューメモリシステム１０内で
機能できるようにするための可能な制御レジスタを示す
表６が与えられている。
【０１２２】
【表６】 アドレス レジスタ ビット７ ビット６ ビット５ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−− Ｂａｓｅ ＳＣＳＣＲ ＳＣＤＩＳ ＳＳＷＡＩ ＳＳＢＣＫ Ｂａｓｅ＋１ ＳＣＱＣＲ ＲＤＦＱＢ ビット４ ビット３ ビット２ ビット１ ビット０ −−−−−−−−−−−−−−−−−−−−−−−−−−−−− ＳＣＦＣＡ ＲＤＦＱＥ ＲＤＥＱＥ ＴＣＦＱＥ ＲＤＦＱＡ ＴＤＥＱＢ ＴＤＥＱＡ ＴＣＦＱＢ ＴＣＦＱＡ
【０１２３】次にシリアル通信システム制御レジスタ
（ＳＣＳＣＲ）およびシリアル通信キュー制御レジスタ
（ＳＣＱＣＲ）の各々の各ビットの説明を行なう。
（ＳＣＳＣＲ）およびシリアル通信キュー制御レジスタ
（ＳＣＱＣＲ）の各々の各ビットの説明を行なう。
【０１２４】ＳＣＳＣＲ：シリアル通信システム制御レ
ジスタ リセットの際には全てのビットは“０”であり該ビット
は任意の時間に読み出しかつ書き込むことができる。
ジスタ リセットの際には全てのビットは“０”であり該ビット
は任意の時間に読み出しかつ書き込むことができる。
【０１２５】ＳＣＤＩＳ： シリアル通信インタフェー
スディスエーブル 論理“１”は、ボーレート発生器を含め、シリアル通信
インタフェースをディスエーブルする。そのような特徴
的機能は電力消費を低減するために使用できる。論理
“０”はタイマが通常通り機能できるようにする。
スディスエーブル 論理“１”は、ボーレート発生器を含め、シリアル通信
インタフェースをディスエーブルする。そのような特徴
的機能は電力消費を低減するために使用できる。論理
“０”はタイマが通常通り機能できるようにする。
【０１２６】ＳＳＷＡＩ：待機中のシリアル通信インタ
フェースの停止 論理“１”はキューメモリシステム１０が待機状態にあ
る場合にはシリアル通信インタフェースをディルエーブ
ルする。待機モードはデータ処理技術において良く知ら
れておりかつここではこれ以上詳細に説明しない。この
特徴的機能は電力消費を低減するために重要である。否
定されたとき、このビットはシリアル通信インタフェー
スが待機中に走行を続けることができるようにする。
フェースの停止 論理“１”はキューメモリシステム１０が待機状態にあ
る場合にはシリアル通信インタフェースをディルエーブ
ルする。待機モードはデータ処理技術において良く知ら
れておりかつここではこれ以上詳細に説明しない。この
特徴的機能は電力消費を低減するために重要である。否
定されたとき、このビットはシリアル通信インタフェー
スが待機中に走行を続けることができるようにする。
【０１２７】ＳＳＢＣＫ：背景モードにおけるシリアル
通信インタフェースの停止 肯定されたとき、このビットはキューメモリシステム１
０が背景モードにある場合にシリアル通信インタフェー
スをディスエーブルする。典型的には、このビットはシ
ステムエミュレーションの間に肯定される。否定された
とき、このビットはシリアル通信インタフェースが背景
モードにある場合に走行を続けることができるようにす
る。
通信インタフェースの停止 肯定されたとき、このビットはキューメモリシステム１
０が背景モードにある場合にシリアル通信インタフェー
スをディスエーブルする。典型的には、このビットはシ
ステムエミュレーションの間に肯定される。否定された
とき、このビットはシリアル通信インタフェースが背景
モードにある場合に走行を続けることができるようにす
る。
【０１２８】ＳＦＦＣＡ：シリアル通信インタフェース
ファーストフラグクリアオール ＳＦＦＣＡビットが肯定されたとき、全てのシリアル通
信インタフェース受信機および送信機フラグはファース
トクリアシーケンスに従ってクリアされる。関連するデ
ータレジスタへのアクセスは関連するフラグをもしそれ
が前記関連するデータレジスタがアクセスされたときに
肯定されていればクリアされることになる。呼出し動作
は受信ビットをクリアしかつ書き込み動作は送信ビット
をクリアする。いくつかのシステムにおいては、そのよ
うなファーストフラグクリアシーケンスはシリアル通信
インタフェースのスループットを増大する。さらに、前
記ノーマルフラグクリアシーケンスなしには、受信機お
よび送信機フラグはもしユーザがそれらのプログラミン
グ符号に注意深くなければはからずもクリアされる可能
性があることが理解されるべきである。否定されたと
き、ＳＦＦＣＡビットはシリアル通信インタフェースが
そのフラグを通常通りクリアできるようにする。ノーマ
ルフラグクリア動作においては、フラグビットは特定の
ソフトウェアシーケンスの首尾よい完了に応じてクリア
される。
ファーストフラグクリアオール ＳＦＦＣＡビットが肯定されたとき、全てのシリアル通
信インタフェース受信機および送信機フラグはファース
トクリアシーケンスに従ってクリアされる。関連するデ
ータレジスタへのアクセスは関連するフラグをもしそれ
が前記関連するデータレジスタがアクセスされたときに
肯定されていればクリアされることになる。呼出し動作
は受信ビットをクリアしかつ書き込み動作は送信ビット
をクリアする。いくつかのシステムにおいては、そのよ
うなファーストフラグクリアシーケンスはシリアル通信
インタフェースのスループットを増大する。さらに、前
記ノーマルフラグクリアシーケンスなしには、受信機お
よび送信機フラグはもしユーザがそれらのプログラミン
グ符号に注意深くなければはからずもクリアされる可能
性があることが理解されるべきである。否定されたと
き、ＳＦＦＣＡビットはシリアル通信インタフェースが
そのフラグを通常通りクリアできるようにする。ノーマ
ルフラグクリア動作においては、フラグビットは特定の
ソフトウェアシーケンスの首尾よい完了に応じてクリア
される。
【０１２９】ＲＤＦＱＥ：ＳＣＩ受信機データレジスタ
フルキューイネーブル 肯定されたとき、ＲＤＦＱＥビットは受信レジスタが満
杯である場合に肯定されるべきＳＣＱＣＲ（シリアル通
信インタフェースキュー制御レジスタ）におけるビット
によって選択されたキュー要求信号をイネーブルする。
否定されたとき、ＲＤＦＱＥビットはキュー要求信号を
イネーブルせずかつキュー要求信号は肯定されない。
フルキューイネーブル 肯定されたとき、ＲＤＦＱＥビットは受信レジスタが満
杯である場合に肯定されるべきＳＣＱＣＲ（シリアル通
信インタフェースキュー制御レジスタ）におけるビット
によって選択されたキュー要求信号をイネーブルする。
否定されたとき、ＲＤＦＱＥビットはキュー要求信号を
イネーブルせずかつキュー要求信号は肯定されない。
【０１３０】ＴＤＥＱＥ：ＳＣＩ送信データレジスタエ
ンプティキューイネーブル 肯定されたとき、ＴＤＥＱＥビットは送信レジスタが空
きである場合に肯定されるべきＳＣＱＣＲ（シリアル通
信インタフェースキュー制御レジスタ）におけるビット
によって選択されたキュー要求信号をイネーブルする。
否定されたとき、ＴＤＥＱＥビットはキュー要求信号を
イネーブルせずかつキュー要求信号は肯定されない。
ンプティキューイネーブル 肯定されたとき、ＴＤＥＱＥビットは送信レジスタが空
きである場合に肯定されるべきＳＣＱＣＲ（シリアル通
信インタフェースキュー制御レジスタ）におけるビット
によって選択されたキュー要求信号をイネーブルする。
否定されたとき、ＴＤＥＱＥビットはキュー要求信号を
イネーブルせずかつキュー要求信号は肯定されない。
【０１３１】ＴＣＦＱＥ：ＳＣＩ送信完了キューイネー
ブル 肯定されたとき、ＴＣＦＱＥビットは送信動作が完了し
た場合に肯定されるべきＳＣＱＣＲ（シリアル通信イン
タフェースキュー制御レジスタ）のビットによって選択
されたキュー要求信号をイネーブルする。否定されたと
き、ＴＣＦＱＥビットはキュー要求信号をイネーブルせ
ずかつキュー要求信号は肯定されない。
ブル 肯定されたとき、ＴＣＦＱＥビットは送信動作が完了し
た場合に肯定されるべきＳＣＱＣＲ（シリアル通信イン
タフェースキュー制御レジスタ）のビットによって選択
されたキュー要求信号をイネーブルする。否定されたと
き、ＴＣＦＱＥビットはキュー要求信号をイネーブルせ
ずかつキュー要求信号は肯定されない。
【０１３２】ＳＣＱＣＲ：シリアル通信インタフェース
キュー制御レジスタ ＳＣＱＣＲにおける全てのビットは０にリセットされか
つ任意の時間に書き込むことができる。
キュー制御レジスタ ＳＣＱＣＲにおける全てのビットは０にリセットされか
つ任意の時間に書き込むことができる。
【０１３３】ｘｙｚＱＢ，ｘｙｚＱＡ：キュー要求選択
ビット シリアル通信インタフェースキュー制御レジスタ内に
は、複数のキュー要求選択ビット（ｘｙｚＱＢ，ｘｙｚ
ＱＡ）が格納されている。該キュー要求選択ビットは前
記複数のキュー要求信号のうちのどれがキューメモリ１
８のどのモジュールに接続されるかを選択する。もしあ
るシステムが１つより多くのキューメモリシステムと共
に構築されれば、複数のキュー選択ビットは付加的なキ
ューチャネルにアクセスするために修正されなければな
らない。表７は前記複数のキュー選択ビットのそれぞれ
の組合わせの各々によってアクセスされるキューメモリ
１８の部分を示す。
ビット シリアル通信インタフェースキュー制御レジスタ内に
は、複数のキュー要求選択ビット（ｘｙｚＱＢ，ｘｙｚ
ＱＡ）が格納されている。該キュー要求選択ビットは前
記複数のキュー要求信号のうちのどれがキューメモリ１
８のどのモジュールに接続されるかを選択する。もしあ
るシステムが１つより多くのキューメモリシステムと共
に構築されれば、複数のキュー選択ビットは付加的なキ
ューチャネルにアクセスするために修正されなければな
らない。表７は前記複数のキュー選択ビットのそれぞれ
の組合わせの各々によってアクセスされるキューメモリ
１８の部分を示す。
【０１３４】
【表７】 選択されるキュー ｘｙｚＱＢ ｘｙｚＱＡ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− キューチャネル＃０ ０ ０ キューチャネル＃１ ０ １ キューチャネル＃２ １ ０ キューチャネル＃３ １ １
【０１３５】いったん上に述べたビットの各々がプログ
ラムされると、シリアル通信インタフェースはキューメ
モリシステム１０において構成できる。複数のキュー選
択ビットはキューメモリ１８のチャネルにアクセスする
ようプログラムされる。いったんプログラムされると、
シリアル通信インタフェースはシリアル通信インタフェ
ースの何らかの機能に応じてキューメモリ１８から情報
をアクセスするかあるいはキューメモリ１８にメモリ格
納を行なうようプログラムされる。例えば、入力レジス
タが外部ソースから受信したデータ値によって満たされ
るたびごとに、データ値は複数のキュー選択ビットによ
って選択されるキューメモリ１８のチャネルに格納する
ことができる。この手順は反復されて１組の情報がキュ
ーメモリ１８の選択されたチャネルに格納され、かつ後
の時点でメッセージ全体としてアクセスすることができ
る。
ラムされると、シリアル通信インタフェースはキューメ
モリシステム１０において構成できる。複数のキュー選
択ビットはキューメモリ１８のチャネルにアクセスする
ようプログラムされる。いったんプログラムされると、
シリアル通信インタフェースはシリアル通信インタフェ
ースの何らかの機能に応じてキューメモリ１８から情報
をアクセスするかあるいはキューメモリ１８にメモリ格
納を行なうようプログラムされる。例えば、入力レジス
タが外部ソースから受信したデータ値によって満たされ
るたびごとに、データ値は複数のキュー選択ビットによ
って選択されるキューメモリ１８のチャネルに格納する
ことができる。この手順は反復されて１組の情報がキュ
ーメモリ１８の選択されたチャネルに格納され、かつ後
の時点でメッセージ全体としてアクセスすることができ
る。
【０１３６】〈キューメモリシステムの動作の概要〉キ
ューメモリシステム１０はキューメモリ１８およびメモ
リ１８が汎用目的のファーストイン・ファーストアウト
（ＦＩＦＯ）循環バッファとして機能できるようにする
キュー制御論理２０を含む。前に述べたように、キュー
メモリ１８は各々３２バイト長の４つの独立の８ビット
幅のキューチャネルを有する。もし望むならば、前記キ
ューチャネルは連結しかつ３２ワード長の１６ビットの
キューとして結合して使用することもできる。さらに、
各々のキューチャネルは該キューチャネルが満杯である
場合あるいはそれが空きである場合に選択的に割込みを
出力する。もしキューチャネルが連結されれば、キュー
メモリシステム１０のユーザは１つのベクトルをキュー
満杯に対して使用できかつ他のものをキュー空きに対し
て使用できる。さらに、選択ビットはキューチャネルの
長さがより小さなキューを持つことを希望するユーザの
ために２４、１６、または８バイトに短縮できるように
する。
ューメモリシステム１０はキューメモリ１８およびメモ
リ１８が汎用目的のファーストイン・ファーストアウト
（ＦＩＦＯ）循環バッファとして機能できるようにする
キュー制御論理２０を含む。前に述べたように、キュー
メモリ１８は各々３２バイト長の４つの独立の８ビット
幅のキューチャネルを有する。もし望むならば、前記キ
ューチャネルは連結しかつ３２ワード長の１６ビットの
キューとして結合して使用することもできる。さらに、
各々のキューチャネルは該キューチャネルが満杯である
場合あるいはそれが空きである場合に選択的に割込みを
出力する。もしキューチャネルが連結されれば、キュー
メモリシステム１０のユーザは１つのベクトルをキュー
満杯に対して使用できかつ他のものをキュー空きに対し
て使用できる。さらに、選択ビットはキューチャネルの
長さがより小さなキューを持つことを希望するユーザの
ために２４、１６、または８バイトに短縮できるように
する。
【０１３７】複数のキューレジスタ６２におけるキュー
データレジスタが（ユーザソフトウェアによりあるいは
キュームーブ通信動作により）書き込まれるとき、スタ
ートポインタ（図３のインクリメンタ回路Ａ ７４を参
照）がキューメモリ１８の次のロケーションを指示する
よう増分される。同様に、キューメモリ１８が読み出さ
れまたはキュームーブ動作が行なえるとき、エンドポイ
ンタが次の読み出しロケーションを指示するために減分
される。両方のポインタが同じ値に等しくない限り、キ
ューメモリ１８は循環的な（ｃｉｒｃｕｌａｒ）様式で
動作する。もしキューメモリ１８の全てのデータが読み
出されれば、両方のポインタは等しくなりかつ該チャネ
ルに対応するエンプティフラグが肯定される。同様に、
もしキューメモリ１８の全てのロケーションが書き込ま
れれば、両方のポインタは再び等しくなりかつそのチャ
ネルに対応するフルフラグが肯定される。
データレジスタが（ユーザソフトウェアによりあるいは
キュームーブ通信動作により）書き込まれるとき、スタ
ートポインタ（図３のインクリメンタ回路Ａ ７４を参
照）がキューメモリ１８の次のロケーションを指示する
よう増分される。同様に、キューメモリ１８が読み出さ
れまたはキュームーブ動作が行なえるとき、エンドポイ
ンタが次の読み出しロケーションを指示するために減分
される。両方のポインタが同じ値に等しくない限り、キ
ューメモリ１８は循環的な（ｃｉｒｃｕｌａｒ）様式で
動作する。もしキューメモリ１８の全てのデータが読み
出されれば、両方のポインタは等しくなりかつ該チャネ
ルに対応するエンプティフラグが肯定される。同様に、
もしキューメモリ１８の全てのロケーションが書き込ま
れれば、両方のポインタは再び等しくなりかつそのチャ
ネルに対応するフルフラグが肯定される。
【０１３８】キューメモリ１８の動作はキュー制御論理
２０によって制御される。キュー動作が前記複数のキュ
ー要求信号の１つ（１つのキュー要求信号はキューメモ
リ１８の各チャネルに対応する）によって要求されたと
き、キュー制御論理は前記ＱＲ／＊Ｗ信号およびアドレ
スレジスタによって特定される読み出しまたは書き込み
動作を実行する。同時に、キュー制御論理は前記複数の
キュームーブ信号の１つによってキューメモリ１８のう
ちの適切なチャネルを選択する。前述のように、複数の
キュームーブ信号の各々はキューメモリ１８の単一のチ
ャネルに対応する。キュー制御論理２０およびキューメ
モリ１８はキューメモリ１８のあるチャネルが前記複数
のキュームーブ信号の１つによって選択されたとき、キ
ュー制御論理２０が適切なチャネルにアクセスしかつＲ
／＊Ｗ信号で指示されるものと反対のデータ処理機能を
行なうように設計される。したがって、周辺装置および
キューメモリ１８の間の転送全体が単一のタイミングサ
イクルで行なわれる。ＣＰＵ１２はキューメモリ１８を
使用したデータの転送に関与しない。
２０によって制御される。キュー動作が前記複数のキュ
ー要求信号の１つ（１つのキュー要求信号はキューメモ
リ１８の各チャネルに対応する）によって要求されたと
き、キュー制御論理は前記ＱＲ／＊Ｗ信号およびアドレ
スレジスタによって特定される読み出しまたは書き込み
動作を実行する。同時に、キュー制御論理は前記複数の
キュームーブ信号の１つによってキューメモリ１８のう
ちの適切なチャネルを選択する。前述のように、複数の
キュームーブ信号の各々はキューメモリ１８の単一のチ
ャネルに対応する。キュー制御論理２０およびキューメ
モリ１８はキューメモリ１８のあるチャネルが前記複数
のキュームーブ信号の１つによって選択されたとき、キ
ュー制御論理２０が適切なチャネルにアクセスしかつＲ
／＊Ｗ信号で指示されるものと反対のデータ処理機能を
行なうように設計される。したがって、周辺装置および
キューメモリ１８の間の転送全体が単一のタイミングサ
イクルで行なわれる。ＣＰＵ１２はキューメモリ１８を
使用したデータの転送に関与しない。
【０１３９】
【発明の効果】前記「ファースト（ｆａｓｔ）」ビット
（ＬＱｘＦＳ）はユーザがキューメモリ転送を直ちに実
行すべき場合およびキューメモリ転送がＣＰＵ１２がデ
ータバス２８を使用していないバスサイクルを待機でき
る場合を選択できるようにする。タイムアウトの特徴的
機能が提供され、それによってキューメモリ転送がいつ
までも遅延されないことに注目すべきである。
（ＬＱｘＦＳ）はユーザがキューメモリ転送を直ちに実
行すべき場合およびキューメモリ転送がＣＰＵ１２がデ
ータバス２８を使用していないバスサイクルを待機でき
る場合を選択できるようにする。タイムアウトの特徴的
機能が提供され、それによってキューメモリ転送がいつ
までも遅延されないことに注目すべきである。
【０１４０】ここで説明したキューメモリシステムおよ
び方法はユーザがＣＰＵ１２を使用することなく種々の
機能を実行できるようにする。例えば、デジタル−アナ
ログ変換器（Ｄ／Ａ）、パルス幅変調器（ＰＷＭ）、お
よびアナログ−デジタル変換（Ａ／Ｄ）が各々それらの
それぞれの周期的な義務を果たしている間にフリーラン
タイマが出力比較値を充填するためにキューチャネルを
使用することができる。タイマ、Ｄ／Ａ変換器、および
ＰＷＭ回路を含む各々の例において、ＣＰＵ１２はキュ
ーのデータが周辺装置によって使用された後にキューチ
ャネルを充填することを要求される。しかしながら、Ｃ
ＰＵ１２はキューチャネルと周辺装置との間でデータを
転送することを要求されず、したがってＣＰＵは代わり
に低電力モードにあるかあるいは他の機能を実行するこ
とができる。したがって、キューメモリシステム１０の
柔軟性が見られる。キューメモリシステム１０は低電力
のアプリケーションにおいてもかつ高いスループットを
要求するシステムにおいても等しく良好に動作する。
び方法はユーザがＣＰＵ１２を使用することなく種々の
機能を実行できるようにする。例えば、デジタル−アナ
ログ変換器（Ｄ／Ａ）、パルス幅変調器（ＰＷＭ）、お
よびアナログ−デジタル変換（Ａ／Ｄ）が各々それらの
それぞれの周期的な義務を果たしている間にフリーラン
タイマが出力比較値を充填するためにキューチャネルを
使用することができる。タイマ、Ｄ／Ａ変換器、および
ＰＷＭ回路を含む各々の例において、ＣＰＵ１２はキュ
ーのデータが周辺装置によって使用された後にキューチ
ャネルを充填することを要求される。しかしながら、Ｃ
ＰＵ１２はキューチャネルと周辺装置との間でデータを
転送することを要求されず、したがってＣＰＵは代わり
に低電力モードにあるかあるいは他の機能を実行するこ
とができる。したがって、キューメモリシステム１０の
柔軟性が見られる。キューメモリシステム１０は低電力
のアプリケーションにおいてもかつ高いスループットを
要求するシステムにおいても等しく良好に動作する。
【０１４１】ここで説明した本発明の構成は実例によっ
てのみ示されている。しかしながら、ここに説明した機
能を実行するために数多くの他の構成も存在し得る。例
えば、詳細に開示したもの以外の周辺装置もキューメモ
リシステム１０において使用できる。シリアル周辺イン
タフェース（ＳＰＩ）、デジタル−アナログ変換器、お
よびＩＲＱ割込み回路は本キューメモリシステムによっ
て効率的にかつ効果的に使用できる他のタイプの周辺装
置の例である。同様に、１つより多くのキューメモリを
ほんの少しの量の付加回路の追加によってキューメモリ
システムに構築することができる。
てのみ示されている。しかしながら、ここに説明した機
能を実行するために数多くの他の構成も存在し得る。例
えば、詳細に開示したもの以外の周辺装置もキューメモ
リシステム１０において使用できる。シリアル周辺イン
タフェース（ＳＰＩ）、デジタル−アナログ変換器、お
よびＩＲＱ割込み回路は本キューメモリシステムによっ
て効率的にかつ効果的に使用できる他のタイプの周辺装
置の例である。同様に、１つより多くのキューメモリを
ほんの少しの量の付加回路の追加によってキューメモリ
システムに構築することができる。
【０１４２】ここでは本発明の原理を説明したが、当業
者には本明細書の説明は実例によってのみ行なわれてお
りかつ本発明の範囲を限定するものとして行なわれてい
るものでないことが明瞭に理解されるべきである。した
がって、添付の特許請求の範囲により、本発明の真の精
神および範囲内に入る本発明の全ての修正を含むものと
考える。
者には本明細書の説明は実例によってのみ行なわれてお
りかつ本発明の範囲を限定するものとして行なわれてい
るものでないことが明瞭に理解されるべきである。した
がって、添付の特許請求の範囲により、本発明の真の精
神および範囲内に入る本発明の全ての修正を含むものと
考える。
【図１】本発明に係わるキュー方式メモリシステムを示
す部分的ブロック図である。
す部分的ブロック図である。
【図２】図１のキュー方式メモリシステムのバスルーテ
ィングおよび制御論理回路を示すブロック図である。
ィングおよび制御論理回路を示すブロック図である。
【図３】図１のキュー方式メモリシステムのキュー制御
論理回路を示すブロック図である。
論理回路を示すブロック図である。
【図４】図３のキュー制御論理回路の複数のキュー制御
レジスタをテーブル形式で示す説明図である。
レジスタをテーブル形式で示す説明図である。
【図５】図３のキュー制御論理回路の複数のキューレジ
スタをテーブル形式で示す説明図である。
スタをテーブル形式で示す説明図である。
【図６】図３のフロー制御回路によって実行される複数
のステップを示すフローチャートである。
のステップを示すフローチャートである。
１０ キューメモリシステム １２ 中央処理ユニット（ＣＰＵ） １４ メモリ １６ バスルーティングおよび制御論理回路 １８ キューメモリ ２０ キュー制御論理回路 ２２ ペリフェラルＡ ２２ ペリフェラルＢ ２６ アドレスバス ２８ データバス ３０ ＣＰＵアドレスバス ３４ キューアドレスバス ３６ キュー制御バス ３８ 転送アドレスバス ４０ クロック回路 ４２ ＯＲゲート ４４ 制御スイッチ ４６ アドレススイッチ ５０ フロー制御回路 ５２ キュー制御レジスタ ５４ マルチプレクサ ５６ ポインタスタートレジスタ ５８ ポインタエンドレジスタ ６０ 比較器およびインクリメンタ制御回路 ６２ キューレジスタ ６４ ＯＲゲート ６６，７０ドライバ ６８，７２ インバータ ７４，７６ インクリメンタ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイムズ・エム・シビグトロス アメリカ合衆国テキサス州78681、ラウン ド・ロック、ワルシュ・ドライブ 2412
Claims (3)
- 【請求項１】 キューメモリシステム（１０）であっ
て、 複数のデータ処理動作を実行するための中央処理ユニッ
ト（１２）であって、該中央処理ユニットは複数のデー
タ値、複数のアドレス値、および第１の制御信号を提供
するもの、 第１の周辺機能を実行するための第１の周辺装置（２
２）であって、該第１の周辺装置は第１のキュー要求信
号を提供し、前記周辺装置は前記中央処理ユニットに結
合されて前記複数のデータ値、前記複数のアドレス値、
および前記第１の制御信号を受信するもの、 前記第１のキュー要求信号に応答して第１のキューアク
セス要求信号を発生するための制御手段（２０）であっ
て、該制御手段は前記第１の周辺装置に結合されて前記
第１のキュー要求信号を受信するもの、そして複数のキ
ューチャネルを有するキューメモリ（１８）であって、
該複数のキューチャネルのうちの第１の予め選択された
ものは前記第１のキューアクセス要求信号によってアク
セスされ、前記キューメモリは前記第１のキューアクセ
ス要求信号が所定の論理状態にあるとき第１のデータ値
を通信し、前記キューメモリは前記第１の周辺装置から
分離して構成されるもの、 を具備することを特徴とするキューメモリシステム（１
０）。 - 【請求項２】 キューメモリシステムを構築する方法で
あって、 第１のデータ処理動作を実行するために第１の周辺装置
（２２）をイネーブルする段階であって、該第１の周辺
装置は前記第１のデータ処理動作の実行の間に第１のキ
ュー要求信号を提供するもの、 前記第１のデータ処理動作の間に第１の制御信号を提供
するためにバス制御回路（１６）をイネーブルする段
階、 前記第１のキュー要求信号に応答して第１のキュームー
ブ信号を提供する段階であって、該第１のキュームーブ
信号はキューメモリ（１８）の第１のチャネルに対応す
るもの、 前記第１のキュームーブ信号に応答して第１のキューア
ドレス信号を発生する段階であって、該第１のキューア
ドレス信号は前記キューメモリの第１のチャネルの第１
のアドレスを指示するもの、 前記第１のキュームーブ信号に応答して第１のキュー制
御信号を発生する段階であって、該第１のキュー制御信
号は前記キューメモリの第１のチャネルの動作を制御す
るために使用されるもの、 前記第１のキューアドレス信号および前記第１のキュー
制御信号の双方に応答して前記キューメモリの第１のチ
ャネルにおける前記第１のアドレスにアクセスする段
階、そして前記第１の周辺装置および前記キューメモリ
の間で第１のキューデータ値を通信する段階、 を具備することを特徴とするキューメモリシステムを構
築する方法。 - 【請求項３】 キューメモリシステムであって、 複数の処理動作を実行するための中央処理ユニット（１
２）であって、該中央処理ユニットは複数のデータ値、
複数のアドレス値、および第１の制御信号を提供するも
の、 第１の周辺機能を実行するための第１の周辺装置（２
２）であって、該第１の周辺装置は第１のキュー要求信
号を提供し、該周辺装置は前記中央処理ユニットに結合
されて前記複数のデータ値、前記複数のアドレス値、お
よび前記第１の制御信号を受信するもの、 第２の周辺機能を実行するための第２の周辺装置（２
４）であって、該第２の周辺装置は第２のキュー要求信
号を提供し、該周辺装置は前記中央処理ユニットに結合
され前記複数のデータ値、前記複数のアドレス値、およ
び前記第１の制御信号を受信するもの、 前記第１のキュー要求信号に応答して第１のキューアク
セス要求信号を発生するための制御手段（２２）であっ
て、該制御手段は前記第２のキュー要求信号に応答して
第２のキューアクセス要求信号を発生し、該制御手段は
前記第１の周辺装置に結合されて前記第１のキュー要求
信号を受信し、前記制御手段は前記第２の周辺装置に結
合されて前記第２のキュー要求信号を受信するもの、そ
して複数のキューチャネルを有するキューメモリ（１
８）であって、該複数のキューチャネルのうちの第１の
予め選択されたものは前記第１のキューアクセス要求信
号によってアクセスされかつ前記複数のキューチャネル
のうちの第１の予め定められたものは前記第２のキュー
アクセス要求信号にってアクセスされ、前記複数のキュ
ーチャネルのうちの前記第１の予め選択されたものは前
記第１のキューアクセス要求信号が第１の所定の論理状
態にあるとき前記複数のデータ値のうちの第１のものを
前記第１の周辺装置と通信し、前記複数のキューチャネ
ルのうちの前記第２の予め選択されたものは前記第２の
キュー制御信号が第２の所定の論理状態にあるとき前記
複数のデータ値のうちの第２のものを通信するもの、 を具備することを特徴とするキューメモリシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US20003394A | 1994-02-22 | 1994-02-22 | |
| US08/200,033 | 1994-02-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07244607A true JPH07244607A (ja) | 1995-09-19 |
Family
ID=22740040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3140995A Pending JPH07244607A (ja) | 1994-02-22 | 1995-01-27 | キューメモリシステムおよびその方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0668556A3 (ja) |
| JP (1) | JPH07244607A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000054141A1 (de) * | 1999-03-09 | 2000-09-14 | Siemens Aktiengesellschaft | System und verfahren zur übertragung von datentelegrammen mit wechselseitiger belegung von mindestens drei datenpuffern |
| US6832300B2 (en) * | 2002-03-20 | 2004-12-14 | Hewlett-Packard Development Company, L.P. | Methods and apparatus for control of asynchronous cache |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5072420A (en) * | 1989-03-16 | 1991-12-10 | Western Digital Corporation | FIFO control architecture and method for buffer memory access arbitration |
| US5386532A (en) * | 1991-12-30 | 1995-01-31 | Sun Microsystems, Inc. | Method and apparatus for transferring data between a memory and a plurality of peripheral units through a plurality of data channels |
-
1995
- 1995-01-27 JP JP3140995A patent/JPH07244607A/ja active Pending
- 1995-02-22 EP EP95301153A patent/EP0668556A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0668556A2 (en) | 1995-08-23 |
| EP0668556A3 (en) | 1995-12-06 |
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