KR930009252A - 비트 서치회로 - Google Patents

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KR930009252A
KR930009252A KR1019920019982A KR920019982A KR930009252A KR 930009252 A KR930009252 A KR 930009252A KR 1019920019982 A KR1019920019982 A KR 1019920019982A KR 920019982 A KR920019982 A KR 920019982A KR 930009252 A KR930009252 A KR 930009252A
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카주마사 안도
시게하루 나카타
노부타카 키타가와
신고 하나타니
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사토 후미오
가부시키가이샤 도시바
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/74—Selecting or encoding within a word the position of one or more bits having a specified value, e.g. most or least significant one or zero detection, priority encoders
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled

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  • General Physics & Mathematics (AREA)
  • Compression Of Band Width Or Redundancy In Fax (AREA)
  • Analogue/Digital Conversion (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

본 발명은, 비트 길이가 긴 경우에 있어서도 서치시간을 단축시킬수 있도록 된 비트 서치회로에 관한 것이다. 본 발명은, 8비트의 데이터열중 하위 4비트의 데이터가 공급되는 오아회로(51)의 출력데이터를 상위 4비트를 서치하는 서치부(A7~A4)에 공급하고, 8비트의 데이터열중 상위 4비트의 데이터가 공급되는 오아회로(52)의 출력데이터를 하위 4비트를 서치하는 서치부(A3~A0)에 공급함으로써 오아회로(51,52)에 공급된 데이터중에 "1"이 존재하면, 오아회로(51,52)의 출력데이터에 의해 서치부(A7~A4) 또는 서치부(A3~A0)의 출력데이터를 병렬적으로 확정하고 있다. 따라서, "1"데이터를 반전시키는 서치부의 수, 즉 게이트 수를 감소할 수가 있기 때문에 고속동작이 가능하게 된다.

Description

비트 서치회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 제1실시예를 나타낸 회로도
제3도는 본 발명에 따른 제2실시예를 나타낸 회로도이다

Claims (2)

  1. 비트열(D0~D7)을 구성하는 각 비트마다 설치되면서 비트의 서치방향을 지정하는 지정진호 및 제1입력단으로부터 공급된 비트의 서치방향 전단의 서치결과에 따라 제2입력단으로부터 공급된 비트 데이터의 내용을 서치하여 이 서치결과를 비트의 서치방향 후단에 출력하는 서치부(A0~A7)와, 상기 비트열(D0~D7)을 비트의 서치방향에 따라 복수의 비트에 구성된 제1 및 제2비트군(D0~D3,D4~D7)으로 하면서 상기 제1비트군(D0~D3)에 서치할 비트가 존재하는 경우 상기 제2비트군(D4~D7)에 대응하는 상기 모든 서치부에 서치할 비트의 존재를 타나내는 데이터를 공급하는 제1오아회로(51) 및, 상기 제2비트군(D4~D7)에 서치할 비트가 존재하는 경우 상기 제1비트군(D0~D3)에 대응하는 상기 모든 서치부에 서치할 비트의 존재를 타나내는 데이터를 공급하는 제2오아회로(52)를 구비하여 구성된 것을 특징으로 하는 비트 서치회로.
  2. 비트열(D0~D15)을 구성하는 각 비트마다 설치되면서 비트의 서치방향을 지정하는 지정진호 및 제1입력단으로부터 공급된 비트의 서치방향 전단의 서치결과에 따라 제2입력단으로부터 공급된 비트 데이터의 내용을 서치하여 이 서치결과를 비트의 서치방향 후단에 출력하는 서치부(A0~A15)와, 상기 비트열(D0~D15)을 비트의 서치방향에 따라 복수의 비트에 구성된 제1, 제2, 제3, 및 제4비트군(D0~D3,D4~D7,D8~D11,D12~D15)으로 하면서 상기 제1비트군(D0~D3)에 서치할 비트가 존재하는 경우 상기 제2,제3,제4비트군(D4~D7,D8~D11,D12~D15)에 대응하는 상기 모든 서치부에 서치할 비트의 존재를 타나내는 데이터를 공급하는 제1오아회로(101) 및, 상기 제2비트군(D4~D7)에 서치할 비트가 존재하는 경우 상기 제3 및 제4비트군(D8~D11,D12~D15)에 대응하는 상기 모든 서치부에 서치할 비트의 존재를 타나내는 데이터를 공급하는 제2오아회로(102) 및, 상기 제3비트군(D8~D11)에 서치할 비트가 존재하는 경우 상기 제4비트군(D12~D15)에 대응하는 상기 모든 서치부에 서치할 비트의 존재를 타나내는 데이터를 공급하는 제3오아회로(103)를 구비하여 구성된 것을 특징으로 하는 비트 서치회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920019982A 1991-10-30 1992-10-29 비트 서치회로 KR950000385B1 (ko)

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US5381491A (en) 1995-01-10
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