KR930008688B1 - 에러 로징 데이터 저장 시스템 - Google Patents

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쇼지 야마구찌
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후지쓰 가부시끼가이샤
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Abstract

내용 없음.

Description

에러 로징 데이터 저장 시스템
제 1 도는 본 발명 실시예의 구조를 나타내는 도.
제 2 도는 제 1 도 구조에 도시된 선택 제어 회로 4의 구조를 설명하는 도.
본 발명은 데이터 프로세서 시스템을 지속 유지하기 위하여 발생되는 진단 에러(diagnosing errors)를 제공하는 데이터 프로세서 시스템과 서비스 프로세서의 사이에서 제공되는 에러 로징 데이터 저장 시스템에 관한 것이다. 데이터 프로세서 시스템에 에러가 발생될때, 데이터 프로세서 시스템은 자체적으로 정지하고, 에러 로징 데이터를 전송하기 위해 에러를 에러 로징 데이터 저장 시스템에 알린다. 에러 로징 데이터는 서비스프로세서의 완료로 에러 로징 데이터의 진단동작을 할때까지 에러 로징 데이터 저장 시스템에 저장된다. 데이터 프로세서 시스템과 서비스 프로세서 사이의 에러 로징 데이터 저장 시스템의 설비는 데이터 프로세서 시스템이 서비스 프로세서에 의한 에러 로징 데이터의 진단동작 완료전에 재동작을 가능하게 한다.
종래의 에러 로징 데이터 저장 시스템에서, 다수 메모리 영역은 에러의 중요정도에 부합하여 제공된다. 전형적으로, 두 메모리 영역은 데이터 프로세서 시스템을 바닥상태(down state)에 이르게 하는 하이 임포턴스(importance)에러와 데이터 프로세서 시스템을 바닥상태에 이르게 하지 않는 로우 임포턴스 에러에 부합하여 에러 로징 데이터를 제공하고, 배타적으로 사용된다. 각각 에러의 중용정도를 파악하기 위한 다수 메모리 영역의 설비는 서비스 프로세서의 진단동작을 용이하게 한다.
그러나, 종래의 에러 로징 데이터 저장 시스템에서는, 하이 임포턴스 에러에 대하여 메모리 영역을 이용할때, 즉, 이전의 하이 임포턴스 에러에 대한 에러 로징 데이터의 진단동작이 완료되지 않고, 다수 메모리영역이 각각 에러의 중요정도를 정하기 때문에 하이 임포턴스의 다른 에러에 대한 더 많은 에러 로징 데이터를 저장하기는 불가능하다.
본 발명의 목적을 하이 임포턴스 에러에 부합된 에러 로징 데이터의 용량을 유동적으로 증가 시킬 수 있는 에러 로징 데이터 저장 시스템을 제공하기 위한 것이다.
본 발명에 따라, 에러 로징 데이터 저장 시스템이 제공되어 있고, 이 시스템은 하이 임포턴스 에러에 부합되는 에러 로징 데이터를 저장하기 위한 첫번째 저장 유니트, 하이 또는 로우 임포턴스 에러에 부합하는 에러 로징 데이터를 저장하는 두번째 저장 유니트, 첫번째 지시 유니트가 완료되지 않은 진단동작의 에러 로징 데이터에 의해 점유되는지 점유되지 않는지를 지시하기 위한 첫번째 지시 유니트, 두번째 저장 유니트가 완료되지 않은 진단 동작의 에러 로딩 데이터에 의해 점유되는지 점유되지 않는지를 지시하기 위한 두번째 지시 유니트, 그리고 첫번째 지시 유니트는 첫번째 저장 유니트가 완료되지 않은 진단동작의 에러 로징에 의해 점유된다는 것을 지시할때 그리고 두번째 지시 유니트는 두번째 저장 유니트가 완료되지 않은 진단 동작의 에러 로징 데이터에 의해 점유되지 않는 것을 지시할때 두번째 저장 유니트에는 하이 임포턴스 에러에 부합되는 에러 로징 데이터를 저장하기 위한 저장 제어 유니트를 포함하여 제공된다.
본 발명에 따른 상기 에러 로징 데이터 저장 시스템은 두번째 저장 유니트에 저장되어 있는 에러 로징 데이터에 부합되는 에러의 중요정도를 지시하기 위한 지시 유니트를 더 포함할 수 있다.
본 발명에 따른 상기의 에러 로징 데이터 저장 시스템은, 데이터 프로세서에서 첫번째 유니트나 두번째 저장 유니트중 어느 저장 유니트에 에러 로징 데이터를 전송하기 위한 액세스 제어 유니트(access control unit)를 더 포함할 수 있다.
본 발명에 따른 상기 에러 로징 데이터 저장 시스템은, 에러 로징 데이터를 데이터 프로세서에 전송하여 에러 로징 데이터의 전송 동작완료를 알리기 위한 전송완료 정보 유니트(transfer completion informing unit)를 더 포함할 수 있다.
본 발명에 따른 상기 에러 로징 데이터 저장 시스템은 에러 로징 데이터를 저장하기 위하여 리퀘스트(request)가 데이터 프로세서로 부터 보내져 에러 로징 데이터 전송동작의 불가능을 알리기 위한 불가능성 정보 유니트(impossibillity informing unit)를 더 포함할 수 있다.
본 발명에 따른 상기 에러 로징 데이터 저장 시스템은 다수 데이터 프로세서에 전송된 에러 로징 데이터를 저장하기 위한 리퀘스트중에서 처음에 전송된 에러 로징 데이터를 저장하기 위한 리퀘스트를 받아들이기위한 이전의 콘트롤 유니트를 더 포함할 수 있으며, 다수 데이터 프로세서 중 어느것을 지시하기 위한 첫번째 프로세서 지시 유니트에서 에러 로징 데이터는 첫번째 저장 유니트에 저장하고, 다수 데이터 프로세서 중 어느것을 지시하기 위한 두번째 프로세서 지시 유니트에서 에러 로징 데이터는 두번째 저장 유니트에 저장된다.
제 1 도는 본 발명 실시예의 구조를 나타낸다.
제 1 도에서, 참조번호 0과 1은 개개의 CPU를 나타내며, 3은 우선 제어회로(priority control circuit)를 나타내며, 4는 선택제어 회로를 나타내고, 5,8,9,10,14 및 15는 각각 AND회로를 나타내며, 6은 액세스 제어 회로를 나타내고, 7은 액세싱 메모리 지시 레지스터(accessing memory indication register)를 나타내고, 11과 16은 각각 첫번째와 두번째 CPU지시 레지스터를 나타내고, 13과 17은 각각 첫번째와 두번째 프리징 스테이터스 레지스터(feexing status register)를 나타내고, 18과 19는 각각 메모리 유니트를 나타내고, 20은 스테이터스 레지스터(status register)를 나타내고, 21은 서비스 프로세서(service processor)를 나타낸다.
CPU의 0과 1은 멀티 프로세서 데이터 프로세서 시스템내의 프로세서이며, 데이터 프로세서 시스템에서 발생된 에러는 서비스 프로세서 21에 의해 진단된다. 제 1 도에서 CPU 0과 1을 제외한 구성부와 서비스 프로세서 21은 본 발명의 실시예에서 에러 로징 데이터 저장 시스템을 구성한다. CPU의 0과 1은 각기 자체 프로세서에서 에러의 발생을 검출하기 위한 기능을 갖고 있으며, 작동을 멈추게 하고 에러의 중요정도에 대한 정보와 함께 에러에 관하여 에러 로징 데이터를 전송하기 위한 리퀘스트를 에러 로징 데이터 저장 시스템에 저장한다. CPU가 에러 로징 데이터 저장 시스템으로 부터 요구된 전송동작(requested transferring operation)의 완료를 지시하는 신호 또는 요구된 전송동작이 불가능함을 지시하는 신호를 받을 때 CPU는 재동작 한다.
제 1 도의 구조에서, 메모리 유니트 18은 하이 임포턴스 에러에 부합하여 저장되는 에러 로징 데이터를 제공하고, 메모리 유니트 19는 하이 또는 로우 임포턴스 에러에 부합하여 저장되는 에러 로징 데이터를 제공한다.
제 1 도에서, RQ0는 CPU0로 부터 전송되는 에러 로징 데이터의 리퀘스트를 나타내고, RQ1은 CPU1에서 전송되는 에러 로징 데이터의 리퀘스트를 나타내고, LV0는 CPU0에서 발생되는 에러의 중요정도에 대한 정보를 나타내고, LV1은 CPU0에서 발생하는 에러의 중요정도에 대한 정보를 나타내고, END0는 요구된 전송 동작이 완료되었음을 CPU0에 지시하는 신호를 나타내고, END1은 요구된 전송동작이 완료되었음을 CPU1에 지시하는 신호를 나타내고, FAULT0는 요구된 전송동작이 불가능함을 CPU0에 지시하는 신호를 나타내고, FAULT1은 요구된 전송동작이 불가능함을 CPU1에 신호를 지시하는 나타낸다.
각 CPU로 부터 중용 정도에 대하여 위에서 언급한 리퀘스트와 정보는 에러 로징 데이터 저장 시스템에서 우선제어 회로 3에 사용된다. 에러 로징 데이터 저장 시스템에서 우선제어 회로 3은 리퀘스트에 수반되는 중요정도에 대하여 위에서 언급한 리퀘스트 RQ0와 RQ1 및 위에서 언급한 정보 LV0 또는 LV1에 처음에 사용된 것을 수신한다. 마지막으로 수신된 리퀘스트 다음에 우선 제어회로 3에 인가된 리퀘스트는 마지막으로 수신된 리퀘스트에 대한 에러 로징 데이터의 전송 동작이 완료되거나 불가능으로 판단된 후에 우선 제어회로 3에 의하여 수신될 수 있다.
우선 제어회로 3의 출력 REQ 신호는 CPU에서 에러 로징 데이터를 전송하기 위한 리퀘스트가 수신되었음을 나타내고, LV 신호는 수신된 리퀘스트에 부합되는 에러의 중용정도를 나타내고, CPU ID 신호는 CPU 리퀘스트가 수신된 곳을 나타낸다. LV 신호는 중요정도가 높을때는 "0"이거나 중요정도가 낮을때는 "1"이다. CPU ID 신호를 리퀘스트가 CPU0에서 수신되었을때에는 "0"이고 CPU1에서 수신되었을때에는 "1"이다. 에러 로징 데이터 저장 시스템에서, 우선 제어회로 3에서 수신된 END 신호는 에러 로징 데이터 저장 시스템에서 수신된 리퀘스트에 대한 에러 로징 데이터 전송동작이 완료되었음을 나타내고 FAULT신호는 수신된 리퀘스트에 대한 에러 로징 데이터가 에러 로징 데이터 저장 시스템에 전송될 수 없음을 나타낸다.
우선 제어회로 3에서, CPU0으로 부터의 리퀘스트 RQ0가 수신되었을때 CPU ID 신호는 "0"으로 설정되고, CPU0로 부터의 LVO신호는 LV 신호출력으로 선택된다.또는 CPU1로 부터의 리퀘스트 RQ0가 수신되었을때 CPU ID신호는 1로 설정되고, CPU1로부터의 LV1신호는 LV신호출력으로 선택된다. CPU0로부터의 리퀘스트 RQ0가 수신되었을 때 END신호는 END0신호로 출력되고, FAULT 신호는 FAULT0신호로 출력된다. CPU1로부터 리퀘스트 RQ0과 수신되었을 때, END신호는END1신호로 출력되고, FAULT신호는 FAULT1신호로 출력된다.
선택 제어회로는 위의 LV신호를 수신하고, FRZ0와FRZ1 신호는 각각 메모리 유니트 18과 19가 완료되지 않은 에러 로징 데이터 진단동작에 의해 점유되었는가를 나타낸다. 선택제어회로 4는 수신된 리퀘스트에 대한 에러 로징 데이터가 에러 로징 데이터 저장 시스템에 저장되었는가를 판정하고, 상기 입력을 토대로 에러 로징 데이터에 저장될 수 있는가를 판단한다. 수신된 리퀘스트에 대한 에러 로징 데이터가 에러 로징 데이터 저장 시스템에 저장될 수 있다고 판단되었을때, 선택제어 회로 4는 액티브 G0신호를 출력하고, 수신된 리퀘스트에 대한 에러 로징 데이터가 에러 로징 데이터 저장 시스템에 저장될 수 없다고 판단될때 선택 제어회로 4는 액티브 FAULT 신호를 출력한다.
선택 제어 회로 4의 구조는 제 2 도에서 보여주고 있다. 제 2 도에서, 참조번호 30, 31 및 32는 AND회로를 나타내고, 33과 34는 OR 회로를 나타내고, 35,36 및 37은 인버터를 나타낸다. LV신호와 변환된 FRZ1신호는 AND 회로 30에 인가되고, 변환된 LV 신호와 변환된 FRZ0 신호는 AND 회로 31에 인가되고 변환된 LV 신호와 FRZ1 신호 및 FRZ0신호는 AND회로 32에 인가된다. AND 회로 30, 31 및 32의 출력은 OR회로 33에 인가되고, AND 회로 30과 32의 출력은 OR회로 34에 인가된다. OR회로 33의 포지티브 논리 출력은 G0신호로 출력이 되고, OR회로 33의 네거티브 논리 출력을 FAULT 신호로 출력된다. OR회로 34의 출력은 에러 로징 데이터가 메모리 유니트 18에 저장 되도록 결정될때에는 "0"으로, 에러 로징 데이터가 메모리 유니트 19에 저장되도록 결정될때에는 "1"로 MEM ID신호로써 출력된다.
제 2 도의 구성에 따라 LV 신호가 "1"이고 FRZ1 신호가 "0"일 때, AND 회로 30, 31 및 32의 출력은 각각 "1""0" 및 "0"이고, GO 신호는 액티브이고, MEM ZD신호는 "1"이 된다. 이것은 로우 임포턴스 에러에 부합하는 에러 로징 데이터의 전송을 위한 리퀘스트가 수신되고, 완료되지 않은 에러 로징 데이터 진단 동작으로 메모리 유니트 19가 점유될때, 리퀘스트의 에러 로징 데이터는 하이 또는 로우 임포턴스 에러에 부합하는 에러 로징 데이터를 저장하기 위하여 할당된 메모리 유니트 19에 전송되도록 결정되었음을 의미한다. 또는 LV 신호가 "1"이고, FRZ1 신호가 "1"일 때, AND회로 30, 31 및 32의 출력은 각각 "0","0" 및 "0"이고, GO 신호는 인액티브가 되고, FAULT 신호는 액티브가 된다. 이것은 로우 임포턴스 에러에 부합하는 에러 로징 데이터의 전송에 대한 리퀘스트가 수신되고 메모리 유니트 19가 완료되지 않은 에러 로징 데이터 진단 동작에 의하여 점유될때, 리퀘스트의 에러 로징 데이터가 에러 로징 데이터 저장 시스템에 전송될 수 없음을 결정하는 것을 뜻한다.
LV 신호가 "1"이고 FRZO 신호가 "0"일 때, AND회로 30, 31 및 32의 출력은 각각 "0","1" 및 "0"이고, GO 신호는 액티브가 되고, MEM ID 신호는 "0"이 된다. 이것은 하이 임포턴스 에러에 부합하는 에러 로징 데이터의 전송에 대한 리퀘스트가 수신되고 메모리 유니트 18이 완료되지 않은 에러 로징 데이터 진단 동작에 의하여 점유될때, 리퀘스트의 에러 로징 데이터가 하이 임포턴스 에러에 부합하는 에러 로징 데이터를 저장하기 위하여 할당된 메모리 유니트 18에 전송되도록 결정하였음을 뜻한다. LV 신호가 "1"이고 FRZO와 FRZ1신호가 "1"일때 각각 "0","0" 및 "0"이며, GO 신호는 인액티브가 되고, FAULT 신호는 액티브가 된다. 이것은 하이 임포턴스 에러에 부합하는 에러 로징 데이터의 전송에 대한 리퀘스트가 수신되고 메모리 유니트 18과 19가 완료되지 않은 에러 로징 데이터 진단 동작에 의하여 점유될때, 리퀘스트의 에러 로징 데이터가 에러 로징 데이터 저장 시스템에 전송될 수 없음이 결정된 것을 뜻한다. LV 신호가 "1"이고, FRZO신호가 "1"이며 FRZ1신호가 "0"일 때, AND 회로 30.31 및 32의 출력은 각각 "0"."0" 및 "1"이고 GO신호는 액티브되고, MEM ID 신호는 "1"이 된다. 이것은 매우 중요한 에러에 부합하는 에러 로징 데이터의 전송에 대한 리퀘스트가 수신되고 메모리 유니트 18이 완료되지 않은 에러 로징 데이터 진단동작에 의하여 점유되고 메모리 유니트 19가 완료되지 않은 에러 로징 데이터 진단 동작에 의하여 점유되지 않았을 때, 하이 또는 로우 임포턴스 에러에 부합하는 에러 로징 데이터를 저장하기 위하여 할당된 메모리 유니트 19에 전송되도록 결정되었음을 뜻한다.
액세스 제어 회로 6은 GO 신호가 AND 회로 5로부터 인가될때 리퀘스트가 레지스터로부터 에러 로징 데이터를 출력하기 위하여 수신된 CPU에 이어서 리퀘스트의 어드레스 신호가 발생된다. 도시되지는 않았을 지라도, CPU는 상기 어드레스 디코딩에 대한 구조를 포함하고 에러 로징 데이터 저장 시스템에 어드레스된 레지스터의 내용을 출력하는 것으로 추축된다. 에러 로징 데이터 전송선은 각 레지스터에서 에러 로징 데이터 저장 시스템까지 에러 로징 데이터 전송에 대하여 배타적으로 사용되도록 제공되는 것으로 추축된다. CPU에서 레지스터의 상기 어드레스 출력 동작 동안 액세스 제어 회로 6은 상기에서 언급된 MEM ID신호를 기초로 에러 로징 데이터가 저장되도록 결정된 메모리 유니트의 리이드 어드레스를 출력한다.
선택 제어 회로 4로부터 MEM ID 신호는 액세스 제어 회로 6과 액세싱 메모리 지시 레지스터 7로 입력된다. 액세싱 메모리 지시 레지스터 7의 출력은 MEM ID 신호와 일치하에 메모리 유니트 18과 19의 하나가 액티브가 되도록 칩선택 신호로서 메모리 유니트 18과 19에 인가되어진다.
액세스 제어 회로 6은 CPU와 에러 로징 데이터 저장 시스템 사이에서 에러 로징 데이터의 전동 동작에 대한 상기 어드레스 출력 동작 동안에 인액티브인 NOT BUSY 신호를 출력하다. CPU와 에러 로징 데이터 저장 시스템 사이에서 에러 로징 데이터의 전송 동작이 완료되었을 때, 액세스 제어 회로 6에서 출력된 END 신호는 액티브가 된다.
상기 NOT BUSY 신호는 우선 제어 회로 3으로부터의 REQ 신호와 선택 제어 회로 4로부터의 GO 신호와 함께 AND 회로 5에 인가된다. 모든 입력이 액티브일때, GO 신호는 액세스 제어 회로 6에 인가된다.
액세스 제어 회로 6으로 부터의 END 신호는 우선 제어 회로 3과 AND 회로 8,9,10,14 및 15에 인가된다. AND 회로에 END신호의 인가는 에러 로징 데이터의 전송 동작이 완료되었을 때 AND 회로 래치스테이터스(latch status)에 대응하는 개개의 레지스터를 이룬다.
AND 회로 8은 MEM ID 신호와 CPU ID 신호가 "0"일 때 "1"이 되는 액세싱 메모리 지시 레지스터 7의 네거티브 출력을 수신한다. AND 회로 8의 출력은 첫 번째 CPU 지시 레지스터 11에 래치된다. AND 회로 14는 MEM ID 신호와 CPU ID 신호가 "1"일때 "1"이 되는 액세싱 메모리 지시 레지스터 7의 포지티브 출력을 수신한다. AND 회로 14의 출력은 첫번째 CPU 지시 레지스터 16에 래치된다. 즉, 에러 로징 데이터가 그것으로 부터 메모리 유니트 18에 전송되는 CPU의 지시 번호는, 메모리 유니트 18에 에러 로징 데이터의 전송 동작이 완료된 후 첫번째 CPU 지시 레지스터 11에 래치되거나, 메모리 유니트 19에 에러 로징 데이터의 전송 동작이 완료된 후 두번째 CPU 지시 레지스터 16에 래치된다.
AND 회로 9는 액세싱 메모리 지시 레지스터 7과 LV 신호의 포지티브 출력을 수신한다. AND 회로 9의 출력은 메모리 아큐파잉(occupying)에러 레벨 지시 레지스터 12에 래치된다. 즉, LV 신호는 메모리 유니트 19에 에러 로징 데이터의 전송 동작이 완료된 후 메모리 아큐파잉 에러 레벨 지시 레지스터 12에 래치되는데, 다시 말하면 메모리 아큐파잉 에러 레벨 지시 레지스터 12의 출력은 메모리 유니트 19에 저장되는 에러 로징 데이터에 대응하는 에러의 중요 정도를 나타낸다.
AND 회로는 10은 MEM ID 신호와 CPU ID 신호가 "0"일 때 "1"이 되는 액세싱 메모리 지시 레지스터 7의 네거티브 출력을 수신한다. AND 회로 10의 출력은 첫번째 프리징 스테이터스 레지스터 13에 래치된다. AND 회로 15는 MEM ID 신호와 CPU ID 신호가 "1"일 때 "1"이 되는 액세싱 메모리 지시 레지스터 7의 포지티브 출력을 수신한다. AND 회로 15의 출력은 두번째 프리징 스테이터스 레지스터 17에 래치된다. 즉, "1"은 메모리 유니트 18에 에러 로징 데이터의 전송 동작이 완료된 후에 첫번째 프리징 스테이터스 레지스터 13에 래치되고, "1"은 메모리 유니트 18에 에러 로징 데이터의 전송 동작이 완료된 후에 두번째 프리징 스테이터스 레지스터 17에 래치된다. 첫번째와 두번째 CPU 지시 레지스터 11 과 16의 출력과 메모리 아큐파잉 에러 레벨 지시 레지스터 12 및 첫번째와 두번째 프리징 스테이터스 레지스터 13과 17의 출력은 스테이터스 레지스터 20에 래치된다. 메모리 유니트 18에 관한 스테이터스는 메모리 유니트 18에 저장된 에러 로징 데이터의 각 진단 동작이 완료되었을 때 서비스 프로세서 21에 의해 리세트되고, 메모리 유니트 19에 관한 스테이터스는 메모리 유니트 19에 저장된 에러 로징 데이터의 각 진단 동작이 완료되었을 때 서비스 프로세서 21에 의해 리세트 된다.
상기 진단 동작이 수행되는 동안에, 서비스 프로세서 21은 각각 메모리 유니트 18번이나 19에 저장된 에러 로징 데이터를 읽는다. 진단 동작의 초기에 서비스 프로세서 21은 액세스 제어 회로 6에 메모리 리이드 명령을 보내고, 액세싱 메모리 지시 레지스터 7에 메모리 선택신호를 보낸다. 메모리 선택 신호를 수신하여, 메모리 선택 신호에 의하여 명령된 메모리 유니트 18과 19중의 하나는, 액세싱 메모리 지시 레지스터 7의 네거티브나 포지티브 출력에 의하여 액티브가 된다. 동시에, 메모리 리드 명령을 수신하여, 액세스 제어 회로 6은 서비스 프로세서 21에 에러 로징 데이터를 읽어 메모리 선택 신호에 의하여 명령된 메모리 유니트 18이나 19에 저장된 에러 로징 데이터를 읽기 위하여 어드레스를 출력한다.
본 발명에 따른 상기의 설명에서, 하이 임포턴스의 에러에 부합하는 에러 로징 데이터는 하이 임포턴스 에러에 부합하는 에러 로징 데이터를 저장하기 위하여 종래에 제공된 메모리 영역에 저장될 수 있으며, 하이 임포턴스 에러에 부합하는 에러 로징 데이터에 대한 용량은 유동적으로 증가될 수 있다.

Claims (6)

  1. 하이 임포턴스 에러에 부합하는 에러 로징 데이터를 저장하기 위한 첫번째 저장수단(18), 하이 또는 로우 임포턴스의 에러에 부합하는 에러 로징 데이터를 저장하기 위한 두번째 저장수단(19), 상기 첫번째 저장 수단(18)이 완료되지 않은 에러 로징 데이터 진단 동작에 의하여 점유되는지 점유되지 않는지를 지시하기 위한 첫번째 지시수단(13), 상기 두번째 저장 수단(19)가 완료되지 않은 에러 로징 데이터 진단 동작에 의하여 점유되는지 점유되지 않는지를 지시하기 위한 두번째 지시 수단(17) 및 상기 두번째 지시수단(13)은 상기 첫번째 저장수단(18)이 완료되지 않은 에러 로징 데이터 진단 동작에 의하여 점유됨을 지시할때 및 상기 두번째 지시 수단(17)은 상기 두번째 저장 수단(19)가 완료되지 않은 에러 로징 데이터 진단 동작에 의하여 점유되지 않았다는 것을 지시할때 상기 두번째 저장 수단(19)에 하이 임포턴스 에러에 부합하는 에러 로징 데이터를 저장하기 위한 저장 제어 수단(4)를 포함하는 에러 로징 데이터 저장 시스템.
  2. 청구범위 제 1 항에 있어서, 상기 두번째 저장 수단(19)에 저장된 에러 로징 데이터에 부합하는 에러의 중요 정도를 지시하기 위한 세번째 지시 수단(12)를 더 포함하는 에러 로징 데이터 저장 시스템.
  3. 청구범위 제 1 항에 있어서, 에러 로징 데이터를 데이터 프로세서에서 상기 첫번째와 두번째 저장수단(19)중 어느 하나에 전송하기 위한 액세스 제어 수단을 더 포함하는 에러 로징 데이터 저장 시스템.
  4. 청구범위 제 1 항에 있어서, 상기의 에러 로징 데이터가 데이터 프로세서로부터 전송 동작 왼료를 알리기 위한 전송 완료 정보 수단(6)을 더 포함하는 에러 로징 데이터 저장 시스템.
  5. 청구범위 제 1 항에 있어서, 상기의 에러 로징 데이터를 저장하기 위한 리퀘스트가 데이터 프로세서로부터 전송되어 에러 로징 데이터의 전송 동작 불가능을 알리기 위한 불가능 정보 수단(4)를 더 포함하는 에러 로징 데이터 저장 시스템.
  6. 청구범위 제 1 항에 있어서, 다수 데이터 프로세서로부터 전송된 에러 로징 데이터를 저장하기 위한 리퀘스트 중에서, 처음에 전송된 에러 로징 데이터를 저장하기 위한 리퀘스트의 수신에 대한 우선 제어수단(3), 상기 다수의 데이터 프로세서의 에러 로징 데이터 중 어느 하나가 상기 첫번째 저장 수단(18)에 저장된 것을 나타내기 위한 첫번째 프로세서 지시 수단(11) 및 상기 다수의 데이터 프로세서의 에러 로징 데이터 중 어느 하나가 상기 두번째 저장 수단(19)에 저장된 것을 나타내기 위한 두번째 프로세서 지시 수단(16)를 더 포함하는 에러 로징 데이터 저장 시스템.
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