KR930006744Y1 - 입력 완충기 - Google Patents

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KR930006744Y1
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김영호
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금성일트론 주식회사
문정환
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

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Abstract

내용 없음.

Description

입력 완충기
제1도는 종래의 완충기 회로도.
제2도는 본 고안에 따른 입력 완충기 회로도.
제3도는 제2도에서의 각부 파형도.
* 도면의 주요부분에 대한 부호의 설명
FF1 : 플립플롭 P1-P2 : P-모스 트랜지스터
N2,N3 : N-모스트랜지스터
본 고안은 입력 완충기에 관한 것으로, 특히 동일한 논리문턱전압을 가지면서 논리문턱 전압 전, 후에서만 논리 문턱 전압을 변화시켜 잡음 여유를 증가시킨 입력 완충기 회로에 관한 것이다.
이와 관련하여 일반적으로 사용되고 있는 종래의 회로는 제1도에 도시한 바와 같이 입력신호(Vin)를 반전기(I1,I1)를 통해 P-모스(P1)의 게이트에 인가하고 상기 트랜지스터(P1)의 소스를 상기 반전기(I1)의 출력과 함께 반전기(I2)의 입력에 인가하고 이로부터 최종 출력(Vout)을 인출하여 구성하였다.
상기와 같이 구성되는 종래의 회로에 대하여 그 동작 및 문제점을 상세히 설명하면 다음과 같다.
입력신호(Vin)가 하이(High)에서 로우(Low)로 변할 때 논리 문턱전압이 되면 반전기(I1)의 출력이 로우에서 하이로 변하고 반전(I2)는 하이에서 로우로 반전되는 신호를 출력하여 P-모스(P1)에 인가함으로써 상기 트랜지스터(P1)가 턴온되며 이로인해 논리 문턱 전압이 증가하여 입력신호(Vin)가 로우에서 하이로 변할 때 증가된 문턱전압 이상의 전압이 인가되어야 반전기(I1)의 출력이 변하게 되고 따라서 반전기(12)의 출력도 변하게 된다.
그러나 상기와 같은 회로는 입력(Vin)이 하이에서 로우로 변하여 논리문턱 전압이 상승하므로 로우에서 하이로 입력(Vin)이 바뀔 때에는 원하는 시간에 출력이 바뀌지 못한다.
이에 따라 본 고안은 동일한 논리문턱 전압을 가지면서 논리문턱 전압 전, 후에서만 논리 문턱 전압을 변화시켜 잡음 여유가 증가되도록 안출한 것으로 이를 상세히 설명하면 다음과 같다.
제2도는 본 고안의 회로도로서 이에 도시한 바와같이 입력신호(Vin)를 P-모스(P2), N-모스(N2) 및 반전기(I4)에 공통인가하고 상기 반전기(I4)의 출력을 반전기(I5)를 통해 풀립플롭(FF1)에 일측입력단자에 인가하며 상기 반전기(I3)의 출력을 상기 플립플롭(FF1)의 타측 입력단자에 입력하고, 상기 플립플롭(FF1)의 출력을 낸드 및 노아 게이트(ND3,NOR1)의 일측 입력단자에 인가하고 상기 낸드 게이트(ND3)의 출력을 P-모스(P3)의 게이트에 인가함과 아울러 상기 트랜지스터(P2,P3)의 소스출력을 공통으로 하여 상기 낸드게이트(ND3)의 타측 입력단자로 입력하고 최종 출력(Vout)을 인출하며 상기 트랜지스터 페어(P2,P3)의 소스와 그 드레인을 공통접속한 트랜지스터 페어(N2,N3)는 그 드레인 전압을 상기 노아 게이트(NOR1)의 타측 입력 단자에 인가함과 아울러 상기 노아 게이트(NOR1)의 출력을 다시 상기 N-모스 트랜지스터(N3)로 피이드백 시켜서 구성하였다.
상기와 같이 구성되는 본 고안의 회로에 대하여 그 동작 및 작용효과를 제3도의 파형도와 함께 상세히 설명하면 다음과 같다.
논리 문턱전압(VLT)는 P-모스 트랜지스터(P2)와 N-모스 트랜지스터(N2)의 비로 결정되며, 반전기(I3)의 눈리 문턱 전압(VLTH)은 상기 논리 문턱 전압(VLT)보다 낮게 설정된다.
피-모스(P2)와 엔-모스(N2)로 이루어진 반전기를 원하는 논리 문턱전압(VLT)이 되게 상기 트랜지스터(P2,N2)의 폭과 길이를 결정한 후 상기 피-모스 트랜지스터(P2)와 병렬이 되게 피-모스 트랜지스터(P2)와 병렬이 되게 피-모스 트랜지스터(P3)가 연결되어 있을 때 즉, 세 개의 트랜지스터(P2,N2,N3)로 된 반전기의 논리 문턱전압을 VLT-△V가 되게하고 엔-모스 트랜지스터(N2,N3)가 병렬이 되게 연결되었을때 즉, 세개의 트랜지스터(P2,P3,N2)로 된 발전기의 논리 문턱전압을 트랜지스터(P2,P3,N2,N3)의 폭/길이를 결정한다.
입력(Vin)이 OV-VLTL시이일 경우 트랜지스터(P2)는 온이되고 트랜지스터(N2)은 오프가 되어 출력(Vout)은 하이가 되며, 반전기 (I3,I5)의 출력은 모두 아이가 되어 낸드 게이트(ND3)의 출력은 하이가 되고 노아 게이트(NOR1)의 출력은 로우가 되어 트랜지스터(P3,N3)는 오프가 되며 전체 트랜지스터 논리 문턱 전압은 VLT가 된다.
입력(Vin)이 VLTL과VLT사이일 경우에는 반전기(I1)의 출력만 하이에서 로우로 바뀌고 다른 노드는 바뀌지 않는다. 그리고 입력(Vin)이 VLT와 VLTH일 경우 Vout는 하이에서 로우로 바뀌므로 상기 노아 게이트(NOR1)의 출력이 로우에서 하이로 바뀌고 따라서 논리 문턱전압은 VLT에서 VLT-△V로 바뀌어 잡음 여유가 △V만큼 증가하며 입력전압(Vin)이 VLTH이상이 되면 반전기(I3)의 출력이 하이에서 로우로 되어 노아 게이트(NOR1)의 출력이 하이에서 로우로 바뀌어 엔-모스 트랜지스터(N3)가 오프되어 논리문턱전압은 VLT-△V에서 VLT로 바뀐다.
그리고 입력(Vin)이 Vcc에서 VLTH사이일 때에는 출럭전압(Vout)이 로우이며 전상태와 동일하다. 입력(Vin)이 VLTH사이일 경우에는 반전기(I3)의 출력은 로우에서 하이로 바뀐다.
또한 입력(Vin)이 VLT와 VLTL사이일 경우에는 출력전압(Vout)로우에서 하이로 바뀌어 낸드 게이트(ND3)의 출력이 하이에서 로우로 바뀌어 논리 문턱전압은 VLT+△V로 바뀌어 잡음 여유가 △V만큼 증가한다.
그리고 입력(Vin)이 VLTL보다 낮으면 반전기(14)의 출력은 하이로 바뀌어 낸드 게이트(ND3)의 출력이 로우에서 하이로 바뀌고 논리 문턱전압도 VLT-△V에서 VLT로 바뀐다.
이상에서와 같이 본 고안은 입력이 하이에서 로우로 변할 때에 논리 문턱전압을 일정량만큼 증가시키고 입력이 로우에서 하이로 변할 때에는 논리 문턱전압을 일정량만큼 감소시켜 잡음 여유를 증대시킴으로써 입력에 따른 출력의 변화가 정확히 이루어지도록 한다.

Claims (1)

  1. 입력신호(Vin)를 P-모스(P2), N-모스(N2) 및 반전기(I4)에 공통인가하고 상기 반전기(14)의 출력을 반전기(I5)를 통해 플립플롭(FF1)에 일측입력단자에 인가하며 상기 반전기(I3)의 출력을 상기 플립플롭(FF1)의 타측 입력단자에 입력하고, 상기 플립플롭(FF1)의 출력을 낸드 및 노아 게이트(ND3,NOR1)의 일측 입력단자에 인가하고 상기 낸드 게이트(ND3)의 출력을 P-모스(P3)의 게이트에 인가함과 아울러 상기 트랜지스터(P2,P3)의 소스출력을 공통으로 하여 상기 낸드 게이트(ND3)의 타측입력단자로 입력하고 최종 출력(Vout)을 인출하며 상기 트랜지스터 페어(P2,P3)의 소스와 그 드레인을 공통접속한 트랜지스터 페어(N2,N3)는 그 드래인 전압을 상기 노아 게이트(NOR1)의 타측 입력단자에 인가함과 아울러 상기 노아 게이트(NOR1)의 출력을 다시 상기 N-모스 트랜지스터(N3)로 피이드백 시켜서 구성한 것을 특징으로 하는 입력 완충기.
KR2019910010319U 1991-07-06 1991-07-06 입력 완충기 KR930006744Y1 (ko)

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