KR930000429Y1

KR930000429Y1 - 신호 결합용 버퍼 및 가산회로

Info

Publication number: KR930000429Y1
Application number: KR2019900013254U
Authority: KR
Inventors: 백동철
Original assignee: 삼성전자 주식회사; 강진구
Priority date: 1990-08-30
Filing date: 1990-08-30
Publication date: 1993-01-30

Abstract

내용 없음.

Description

신호 결합용 버퍼 및 가산회로

제1도는 종래의 회로도.

제2도는 본 고안에 따른 회로도.

* 도면의 주요부분에 대한 부호의 설명

100 : 제1가산부 200 : 제2가산부

본 고안은 영상신호 처리 회로에 관한 것으로 특히 하나의 스크린상에 멀티화면을 구성하기 위한 신호 결합 버퍼 및 가산회로에 관한 것이다.

일반적으로 영상신호 처리회로에는 신호 결합을 한기위한 차동 증폭기 회로를 많이 사용하고 있으며 상기 차동 증폭기는 CRT의 드라이브회로써 동작하는 매트릭스 회로에 필수적인 구성 요소이다.

제1도는 종래의 CRT의 드라이브 회로도로서 (1A) 및 (1B)와 같이 차동 증폭기로써 구성되어 있다.

상기 제1a도를 설명하면 입력단(1H-3H)으로 입력한 소정의 신호는 출력단(2H)을 통하여 차동 증폭되어 출력된다.

이때 상기 제1a도의 회로는 가산기(Adder)의 동작을 수행하게 된다.

즉 예를들어 입력단(1H)으로는 복합 영상신호중의 R-Y가 입력되고 입력단(2H)으로는 R'-Y가 입력됨 입력단(3H)으로는 -Y가 입력된다고 가정하면, 제1트랜지스터(Q1)의 콜렉터에는 R-Y-(-Y)의 반전된 신호 즉 -R이 출력되고 제2트랜지스터(Q2)의 콜렉터에는 R'-Y-(-Y)의 반전된 신호 즉 -R'가 출력되어 출력단(1Q)으로는 -(R+R')가 출력된다.

그러므로 상기 제1-2트랜지스터(Q1-Q2)로 구성된 차동 증폭기는 단지 가산기로써 동작 되었다.

여기서 상기 R-Y는 Y/C분리 처리장치에서 출력되는 색차신호중의 적색을 나타내는 신호이다.

또한 제1b도의 회로는 입력단(1H-2H)으로 소정의 신호를 입력한후 출력단(1Q)으로 출력시키는 회로도로써 상기 제1a도회로와 같은 가산기로써 동작한다.

또한 상기 트랜지스터(Q1-Q2)의 베이스 및 콜렉터에 각각 접속된 저항들은 감쇄 조정용 소자로써 사용되었다.

상술한 종래의 회로는 단지 차동 증폭기로써 동작하여 가산기로써의 기능만을 수행하였다.

따라서 본 고안의 목적은 하나의 화면상에 멀티화면을 구성하기 위한 신호 결합용 버퍼 및 가산회로를 제공함에 있다.

이하 본 고안을 첨부한 도면을 참조하여 상세히 설명한다.

입력단(1H-3H)으로 색차신호 및 Y블랭크 신호를 입력하여 모화면상에 자화면을 구성시키기위한 신호를 출력시키는 제1가산부(100)와, 상기 제1가산부(100)의 출력과 입력단(4H-5H)의 색차신호 및 Y블랭크 신호를 입력하여 모화면상에 다중 화면을 구성시키기 위한 신호를 출력단(1Q)으로 출력하는 제2가산부(200)로 구성되며, 상기 제1가산부(100)는 차동증폭 결합으로 이루어진 제1-2트랜지스터(Q1-Q2)와, 상기 제1트랜지스터(Q1)의 베이스에 접속된 감쇄 조정용 저항(R3)과, 상기 제1트랜지스터(Q1)의 베이스와 접지 사이에 접속된 노이즈 바이패스용 캐패시터(C1)와, 상기 제1트랜지스터(Q1)의 에미터에 접속된 조정 저항(R5)과, 상기 제2트랜지스터(Q2)의 에미터에 접속된 드라이브 세팅용 저항(R7, R8)과, 상기 제2트랜지스터(Q2)의 베이스에 접속된 노이즈 바이패스용 캐패시터(C3)와, 상기 제2트랜지스터(Q2)의 베이스에 접속된 필터용 저항(R11)및 캐패시터(C5)와, 상기 제1-2트랜지스터(Q1-Q2)의 콜렉터에 접속된 부하용 저항(R1)과, 상기 제1-2트랜지 스터(Q1-Q2)의 콜렉터에 접속된 고주파 영역보상용 인덕터(L1)로 구성된다.

또한 상기 제2가산부(100)는 차동 증폭 결합으로 이루어진 제3-4트랜지스터(Q3-Q4)와, 상기 제3트랜지스터(Q3)의 베이스에 접속된 감쇄 조정용 저항(R4)과, 상기 제3트랜지스터(Q3)의 베이스와 접지 사이에 접속된 노이즈 바이패스용 캐패시터(C2)와, 상기 제3트랜지스터(Q3)의 에미터에 접속된 조정저항(R6)와, 상기 제4트랜지스터(Q4)의 에미터에 접속된 드라이브 세팅용 저항(R9, R1O)과, 상기 제4트랜지스터(Q4)의 베이스에 접속된 노이즈 바이패스용 캐패시터(C4)와, 상기 제4트랜지스터(Q4)의 베이스에 접속된 필터용 저항(R12) 및 캐패시터(C6)와, 상기 제3-4트랜지스터(Q3-Q4)의 콜렉터에 접속된 부하용 저항(R2)과, 상기 제3-4트랜지스터(Q3-Q4)의 콜렉터에 접속된 고수파 영역 보상용 인덕터(L2)로 구성되어 있다.

이하 본 고안을 상술한 제2도의 구성에 의거하여 상세히 설명하면, 제2도에서 상기 입력단(1H)으로 입력하는 영상신호를 R, G, B 신호중에서 R신호라고 가정하면 제1트랜지스터(Q1)의 베이스축 감쇄조정용 저항(R3) 및 고주파 노이즈 바이패스용 캐패시터(C1)에 의해 상기 R신호는 조정되어 상기 제1트랜지스터(Q1)의 베이스로 입력한다.

여기서 상기 R신호는 상기 제1트랜지스터(Q1)의 콜렉터로 반전 출력되어 -R가 출력된다.

또한 입력단(2H)으로 R'신호를 입력하였다고 가정하면 상기 제2트랜지스터(Q2)의 콜렉터로 반전출력되어 R'가 출력된다.

한편 입력단(3H)으로 입력하는 신호는 Y블랭크 신호이며 상기 R신호와 R'신호가 서로 영향을 받지 않고 다만 가산기 또는 OR회로로써 동작하도록 하는 것이 중요하다.

따라서 상기 고주파 영역보상 인덕터(L1)를 통해 출력되는 신호는 -(R+R') 신호가 된다.

상기 제1가산부(100)의 출력신호인 -(R+R')신호는 제2가산기(100)로 입력하는데 상기 제2가산기(100)내의 재3-4트랜지스터(Q3-Q4)는 상기한 제1-2 트랜지스터(Q1-Q2)와 동일한 기능으로 동작하므로 상기 제3트랜지스터(Q3)의 콜렉터에는 상기 입력신호-(R+R')의 반전신호 즉 R+R'가 출력된다.

한편 상기 입력단(4H)으로 또다른 신호인 -R"신호를 입력시키면 상기 제4트랜지스터(Q4)의 콜렉터에는 R"신호가 출력된다.

따라서 상기 인덕터(L2)를 통한 최종 출력단(1Q)의 출력신호는 R+R'+R"가 출력된다.

여기서 상기 입력단(5H)으로는 Y블랭크 신호를 입력하였다.

그러므모 상기와 같은 회로 구성을 다단으로 구성하면 CRT드라이브 전단에서 여러 소오스(Source)를 입력할 수 있으므로 다중화면을 하나의 화면에 중첩시켜 나타낼수 있게 되는 것이다.

상술한 바와 같이 본 고안은 CRT의 드라이브회로에 신호 결합용 버퍼 및 가산회로를 구비하여 하나의 화면상에 멀티화면을 나타낼 수 있는 이점이 있다.

Claims

하나의 화면상에 다중 화면을 나타내기 위한 CRT드라이브 회로에 있어서, 입력단(1H-3H)으로 색차신호 및 Y블랭크 신호를 입력하여 모화면상에 자화면을 구성시키기 위한 신호를 출력시키는 제1가산부(100)와, 상기 제1가산부(100)의 출력과 입력단(4H-5H)의 색차신호 및 Y블랭크 신호를 입력하여 모화면상에 다중 화면을 구성시키기 위한 신호를 출력단(1Q)으로 출력하는 제2가산부(200)로 구성함을 특징으로 하는 신호 결합용 버퍼 및 가산회로.
제1항에 있어서, 상기 제1가산부(100)가 차동증폭 결합으로 이루어진 제1-2트랜지스터(Q1-Q2)와, 상기 제1트랜지스터(Q1)의 베이스에 접속된 감쇄 조정용 저항(R3)과, 상기 제1트랜지스터(Q1)의 베이스와 접지 사이에 접속된 노이즈 바이패스용 캐패시터(C1)와, 상기 제1트랜지스터(Q1)의 에미터에 접속된 조정 저항(R5)과, 상기 제2트랜지스터(Q2)의 에미터에 접속된 드라이브 세팅용 저항(R7, R8)과, 상기 제2트랜지스터(Q2)의 베이스에 접속된 노이즈 바이패스용 캐패시터(C3)와, 상기 제2트랜지스터(Q2)의 베이스에 접속된 필터용 저항(R11)및 캐패시터(C5)와, 상기 제1-2트랜지스터(Q1-Q2)의 콜렉터에 접속된 부하용 저항(R1)과, 상기 제1-2트랜지스터(Q1-Q2)의 콜렉터에 접속된 고주파 영역보상용 인덕터(L1)로 함을 특징으로 하는 신호 결합용 버퍼 및 가산회로.
제1항에 있어서, 상기 제2가산부(200)가 차동 증폭 결합으로 이루어진 제3-4트랜지스터(Q3-Q4)와, 상기 제3트랜지스터(Q3)의 베이스에 접속된 감쇄 조정용 저항(R4)과, 상기 제3트랜지스터(Q3)의 베이스와 접지 사이에 접속된 노이즈 바이패스용 캐패시터(C2)와, 상기 제3트랜지스터(Q3)의 에미터에 접속된 조정저항(R6) 와, 상기 제4트랜지스터(Q4)의 에미터에 접속된 드라이브 세팅용 저항(R9, R1O)과, 상기 제4트랜지스터(Q4)의 베이스에 접속된 노이즈 바이패스용 캐패시터(C4)와, 상기 제4트랜지스터(Q4)의 베이스에 접속된 필터용 저항(R12)및 캐패시터(C6)와, 상기 제3-4트랜지스터(Q3-Q4)의 콜렉터에 접속된 부하용 저항(R2)과, 상기 제3-4트랜지스터(Q3-Q4)의 콜렉터에 접속된 고주파 영역보상용 인덕터(L3)로 구성함을 특징으로 하는 신호 결합용 버퍼 및 가산회로.