KR920010219B1 - 신호 변환 방법 및 장치 - Google Patents

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Abstract

내용 없음.

Description

[발명의 명칭]
신호 변환 방법 및 장치
[도면의 간단한 설명]
도면을 참조하면, 동일 참조번호는 이들 다수 도면에서 동일 소자를 나타낸다.
제1도는 본 발명에 따른 대역 통과 신호를 시그마 델타 변환기의 일 실시예 및 전단부를 가진 무선 수신기의 간단한 블럭도.
제2도는 제1도에서 도시된 시그마 델타 변환기의 세부 구조도.
제3도는 제2도에서 도시된 시그마-델타 변환기용 논-제로 주파수 캐리어 근처의 나이퀴스트 대역폭의 주파수 스펙트럼도.
[발명의 상세한 설명]
[관련 출원]
본건은 계속중인 두 출원과 관련된다. 첫 관련된 것은 1986. 7. 24일에 출원된 모든 디지탈 무선 주파수 수신기로 시리즈 번호 06/890,804이며, 두번째 관련된 것은 1987. 6. 15일에 출원된 저 전력 디지탈 수신기로 시리즈 번호 07/062,816이다. 계속중인 이들 두 특허출원은 본 발명의 양도인에게 양도되었다. 각 계속중인 출원에 첨부된 장치 및 방법은 여기에서 참조된다.
[발명의 배경]
본 발명은 일반적으로 아날로그-디지탈(A/D)변환기에 관한 것으로, 특별히 시그마-델타 A/D변환기에 관한 것이다.
이것은 일반적인 A/D(또는 D/A)변환기의 샘플링 주파수 fS가 약 2배의 신호 주파수 대역폭 fBW이도록 선택될때 아날로그 신호가 디지탈 신호(또는 그역)로 변환될 수 있는 것으로 일반적으로 공지된다. 샘플링 주파수 fS와 신호 주파수 대역폭 fBW사이의 상기 관계가 친숙한 나이퀴스트 이론이다.
종래 오버 샘플링 A/D변환기에 있어서, 변환 에러를 감소시켜 개선된 변환 정밀도를 얻기 위해서 샘플링 주파수 fS나이퀴스트 이론에 의해 설립될 수 있는 2배의 신호 주파수 대역폭 fBW보다 더 높게 세트된다.
그래서, 샘플된 아날로그 입력신호는 종래 A/D변환 단계에서 디지탈 신호로 양자화된때 변환 에러(또는 양자 에러)는 아날로그 입력 전압과 디지탈 출력(양자화된)전압 사이에 차이가 있는 것으로 발생한다. 이와 같은 양자화 에러는 최소 양자화된 스텝 전압 Vq와 관련하여 +Vq/2와 -Vq/2의 진폭 범위 사이에 떨어지는 랜덤치로써 주어진다.
결과적으로, 이와 같은 양자화 에러에 의해 발생된 양자화 잡음의 주파수 스펙트럼은 0Hz에서 샘플링 비율인
Figure kpo00001
로 주기에 걸쳐 동일 방법으로 보여진다. 필터링은 그때 소정의 신호 대역폭의 외측 잡음 전력을 제거하는데 이용된다.
공지된 시그마 델타 변환기는 양자화 잡음을 고역통과 특성으로 형태하도록 피드백을 이용한다. 결과적으로, 양자화 에러는 대부분 저 저주파로 억제되며, 루프 이득이 가장 높다. 그러나, 전체 실효값(RMS)양자화 에러는 일정하며 기본적으로 D/A변환 스텝 크기로 제한되기 때문에, 감소된 양자화 에러에 영향을 미치는 저 주파수 양자화 잡음의 감소는 고 주파수에서 양자화 잡음으로 증가를 수반한다. 그래서, 디지탈 필터는 고 주파수에서 이 바라지않는 양자화 잡음을 감쇠시키도록 시그마 델타 변환기를 일반적으로 이용되는, 즉 시그마 델타 변환기내에 하나 이상의 적분기 단의 차단 주파수 이상일 것이다.
게다가, 만약 부가 변환 정밀도는 단일 적분, 제1차 시그마 델타 변환기로 허용 가능한 것으로 요구되면, 제2적분단이 제2차 시그마 델타 변환기를 실행하도록 할 수 있는 것으로 일반적으로 공지되어 있다.
이와 같은 시그마 델타 A/D변환기는 저역 통과 특성내에 대역내 잡음 전력을 감소하도록 이들 능력에 대해 공지되어 있으며, 이와 같은 변환기는 기본 대역에서 동작하는 아날로그 입력 신호에 최대 동작한다. 기복 대역 신호는 저역 통과 특성을 가진 하나로써 여기에 규정된다. 기본 대역 신호로 도달하도록 실시예의 방법들은 다수 공지된 검출 방법으로 RF신호를 하강-변환하거나 복조하는 것을 포함한다.
시그마 델타 A/D변환기용의 특별한 한 출원은 현 통신 시스템에 이용된 이동 무선에 이용된다. 상기 출원에 있어서, 기본 대역 신호는 수신된 신호가 제로 헤르쯔(0Hz)와 동일한 중심 주파수를 가진 중간 주파수(IF)신호로 하강-변환되는 때와, IF신호와 같은 신호가 제거된 캐리어 신호로 기본 대역 신호(예를들면, 대역폭 fBW를 가진 0Hz와 상부 차단 주파수 fc사이의 하강 신호)를 생성토록 검출될때 제공될 수 있다. 캐리어 신호는 RF신호나 IF신호의 중심 주파수와 관련하여 그 내부에 폭 넓게 한정된다.
그러나, 다수 단점들은 기본 대역 아날로그 신호를 저역 통과특성을 가진 종래 시그마 델타 A/D변환기를 이용하는 디지탈 신호로 변환하도록 시도되는 때 명백해진다. 즉, 0Hz에서 발생하는 신호와 시그마 델타 A/D변환기내의 능동단에 있는 DC오프셋 전압 사이를 구별하는데 고유의 모호성이 존재한다. 또한, 동위상과 제로-IF수신기의 구적(또는 I/Q)채널 사이에 허용할 수 없는 누화가 소정의 대역 통과내로 대역신호로부터 바람직하지 않는 것을 합성할 것이다. 또한 다른 단점은 능동 회로에 존재하는 잡음이 프릭커 또는
Figure kpo00002
잡음에 기인하여 저 주파수에서 항상 보다 높은 것이 된다. 결과적으로, 최종 신호 대 잡음비에 다수 제한이 존재하며, 이로서 주어진 이동 무선 응용에 획득될 수 있는 동적 영역이 존재한다. 이와 같은 제한은 보다 더 복잡성의 댓가로 DC오프셋 성분, I/Q누화, 부가된 잡음에 의해 발생된 모호성으로 다루도록 한 다수의 공지된 장치에 의해 단지 부분적으로 극복되었다.
따라서, 모호성, 바람직하지 않는 신호, 0Hz에서 발생하는 신호를 변환하도록 시도하여 발생된 부가 잡음을 제거하는 동안 보다 더 높은 동적 영역을 제공하는 개선된 시그마 델타 A/D변환기를 요구하는 필요성이 존재한다. 이것은 요구된 합성, 필터링, 복조 기능을 포함하는 디지탈로 실행되도록 그후에 발생하는 신호 처리 기능을 허락한다. 이와 같은 필요성은 무선 수신기를 포함한 비교적 빠른 낮은 양자화 에러로 아날로그 대 디지탈 변환을 요구하는 많은 응용으로 실재한다.
[발명의 요약]
본 발명의 목적은 제로 헤르쯔(0Hz)에서 하강하는 신호의 모호성을 피할시, 개선된 신호 대 잡음비 및 최소 양자화 에러로 아날로그 신호를 디지탈 신호로 변환하여 상술한 결점을 극복하는 시그마 델타 변환기를 제공하는데 있다.
본 발명의 다른 목적은 논-제로 주파수 캐리어를 가진 입력 신호 또는 아날로그에서 디지탈 신호로 변조에 의해 저지된 캐리어를 변환하여 대역 통과 신호에 따라 동작하는 상술된 형의 시그마 델타 변환기를 제공하는데 있다.
본 발명의 실행에 있어서, 최소 하나의 대역 통과 필터, N레벨 양자기, N 레벨 디지탈-아날로그(D/A)변환기, 직류 전류(DC)피드백 네트워크를 포함하는 이동 무선에 이용하는데 적용 가능한 대역 통과 신호를 위한 제2차 시그마 델타 변환기가 이용된다. 다른 실시예에 있어서, 대역 통과 신호를 위한 제4차 시그마 델타 변환기는 증폭기를 가진 제2단일 폴 대역 통과 필터를 포함하는 것이 이용된다. 이들 각각의 실시예는 개선된 신호 대 잡음비 및 최소 양자화 에러로 저지된 캐리어나 논-제로 주파수 캐리어를 가진 대역 통과 신호의 아날로그-디지탈 변환을 얻는다. 결과적으로, 시그마 델타 변환은 무선 수신기 체인에서 보다 이르게 발생하며 약 95 내지 98dB의 동적 영역이 획득된다.
[양호한 실시예의 상세한 설명]
도면을 참조하면, 제1도는 아날로그 입력 신호를 수신하도록 구성되며 배열된 무선 수신기 전단부 및 시그마 델타 변환기를 도시하며 이것을 디지탈 출력 신호로 변환하는 것을 도시하고 있다. 도시된 바와 같이, 무선 수시기는 안테나(102), 합성기(107)를 가진 수신기 전단부(106)에 결합되는 전치 선택기(104), 국부 발진기(108), 중간 주파수(IF)필터(109), 출력 라인(110)을 포함한다.
다음, 제1도의(112)에서 본 발명에 따른 대역 통과 신호용 시그마 델타 변환기의 간단한 블럭으로 도시하고 있다. 시그마 델타 변환기(112)는 출력 라인(110)을 통하여 전단부(106)의 출력에서부터 존재된 IF주파수와 동일한 링깅 주파수를 가지며 2차인 단일 폴 대역 필터(116)에 결합된 제1합산 노드(114)를 포함한다. 비록 공진 주파수와 조금 다른 링깅 주파수가 이용되지만, 시그마 델타 변환 프로세서의 샘플링 특성 때문에, 이들 항들은 중심 주파수를 위해서 호환적으로 이용될 것이다.
대역 통과 필터(116)의 출력은 거의 40dB의 IF이득을 가진 IF증폭기(118)에 결합한다. 다음. IF증폭기(118)의 출력은 IF주파수에 동일한 링깅 주파수를 가지며 2차인 다른 단일 폴 대역 통과 필터(120)에 결합한다. 필터(120)는 후술될 이중-제로 위상 보상을 또한 포함한다. 대역 통과 필터(120)의 출력은 제2합산 노드(132)에 결합하며, 상기 합산 노드는 도시된 바와 같이 노드(124)에서 디지탈 출력 신호를 적당한 디지탈 처리 회로(도시되지 않음)에 제공하도록 N-레벨 양자기(122)의 입력에 결합한다. N-레벨 양자기(122)에서부터의 출력은 라인(126)을 통하여 도시된 바와 같이 N-레벨 디지탈-아날로그(D/A)변환기(128)의 입력에 결합된다. 상기 D/A변환기(128)의 출력은 라인(130)을 통하여 도시된 바와 같이 제1합산 노드(114)의 마이너스 입력에 결합된다.
선택적 대역 제거 디더(dither)발생기(134)는 본 발명의 시그마 델타 변환기내에 포함되며 도시된 바와 같이 제2합산 노드(132)에 결합된다. 양자화 에러를 불규칙적으로 하는 진동의 이용 및 에러의 주파수 스펙트럼을 안곡하게 하는 것은 기술상 숙련된 기술인에 의해 공지되어 있다.
직류 전류(DC)피드백 네트워크(136)는 DC오프셋전압을 최소화하는데 도움을 주는 시그마 델타 변한기내에 또한 제공된다. 피드백 네트워크(136)는 D/A변환기(128)의 출력에 의해 공급되는 입력 포트(137) 뿐만아니라 제2합산 노드(132)의 마이너스 입력에 결합되는 출력포트(138)를 가진다. DC피드백 네트워크 입력포트(137)는 도시된 바와 같이 제1적분기(140)와 증폭기(142)에 결합된다. 각각의 적분기의 출력 및 일정 이득 증폭기(142)는 도시된 바와 같이 제2적분기의 입력을 구동하는 합산 노드(144)에 결합된다.
제1도의(112)에서 블럭도에 도시된 시그마 델타 변환기는 제4차로 참조되며, 이것은 두 대역 통과 필터(116,120)를 포함하기 때문에 각각은 2차이다. 제2차 시그마 델타 변환기는 제2차 대역 통과 필터(120)를 삭제하여 배열되어 IF증폭기(118)의 출력을 합산 노드(132)에 직접적으로 결합한다. 또한, 비록 단일 종단 소자로 구성된 것으로, 즉 공통 접지와 관련하여 단일 능동 라인으로서 블럭 도형으로 일반적으로 도시되지만, 양호한 실시예는 더 나은 잡음 면역성이 제공되도록 공통 및 샤시 접지와 관련하여 이중의 구별 리드를 가진 소자단을 이용하여 구성되며 다음 도면에서 도시된다. 상기 이중의 구별 실시예에 의해 제공된 2접 대칭은 양자기(122) 및 D/A변환기(128)가 2레벨(1비트)을 가질때 부가 및 추가 장점을 제공된다. 상기 경우에 있어서, 상기 신호 대 잡음비는 각각의 이들 두 레벨이 동일하게 발생되지만 반대로 변환기를 통해 응답하는 동안 감소되지 않을 것이다. 단일 종단 실시 예에서 신호의 비균등 상승 및 하강 시간은 이것이 다른 것보다 더 높은 한 레벨이기 때문에 실행을 강등시킨다. 상기 하나는 극히 빠른 상승 및 하강 시간에 의하여 이 강등을 최소화할 수 있지만 거의 감소된 전력 조건의 희생에 의한다. 전체구별 이행에 있어서, 상승 및 하강 시간은 다를 것이며 실행은 구별 회로의 각 측단이 일체적으로 동작하는 동안 강등되지 않을 것이다. 그래서, 전력 조건은 거의 감소된다.
다음의 제2도를 참조하여, 제1도에서 도시된 제4차 시그마 델타 변환기(112)의 더 세부적인 구조도가 구별 리드(124A,124B)를 가진 2레벨디지탈 출력(124) 및 IF신호를 가진(200)을 도시하고 있다. 제1합산 노드(114)는 도시된 바와 같이 포인트(114A, 114B)에 의해 표시되어 있다. 합산 노드(114)뒤에는 외곽 사선형으로 도시된 대역 통과 필터(116)가 도시된다. 이것은 댐퍼된 정현 임퍼스 응답을 IF주파수와 동일한 링깅 주파수 세트로 제공하도록 하는 유도기(204) 및 캐패시터(206,208) 뿐만 아니라 대역폭을 세트하도록 저항(202)을 포함한다.
다음, 대역 통과 필터(116)뒤에는 이중 차동 입력 및 출력을 포함하는 IF증폭기(118)가 따른다. 증폭기(118)는 이것의 입력 사이에 전압차와 비례하는 회로의 출력에서 전류를 발생시킨다. 그후, 증폭기(118)뒤에는 필터(116)와 유사한 IF주파수와 동일한 링깅 주파수 세트를 세트하도록 하는 캐패시터(214,216)의 직렬접속 및 유도기와 병렬 결합하는 저항(210)을 포함하는 제2대역 통과 필터(120)가 따른다. 기술상 숙련된 기술인은 대역 통과 필터(116,120)로 도시된 LC공진기가 공지된 세라믹 또는 다른 피에조 전기 기술로 또한 이행될 수 있는 것을 인지할 것이다. 또한, 유도기(204,212)는 자이레이터와 같은 능동 회로로 대체될 것이다.
필터(120)는 공진 주파수 이하 또는 이하에 대해 상기 제4차 시그마 델타 변환기를 위한 충분한 위상 한계를 제공하도록 저항(218,219)을 통하여 이중 제로 위상 보상을 또한 포함한다. 상기 이중 제로 위상 보상은 “제로 신호 이상 패턴”의 주파수 이하의 주파수 180°이하의 전체 루푸 위상 리드 또는 위상 래그를 가져 안전한 동작을 보장하는 네트워크를 제공한다. 무신호 및 무진동 동작시 제4차 대역 통과 시그마 델타 변환기에 대해 제로 신호 이상 패턴은 다음과 같이 패턴을 구성한다. 즉 상기 제4차 시스템에 대해 ...11001100....으로 구성된다. 포인터(132A, 132B)에 결합된 합산 증폭기(220) 및 저항(221A,221B)을 구비하는 합산 노드(132)는 필터(120)다음에 온다. 합산 증폭기(220)는 증폭기 입력 사이의 전압차에 비례하는 증폭기 출력으로 차동 전류를 발생시킨다.
N레벨 양자기(122)는 입력 라인(226)을 통하여 클럭 발진기(도시되지 않음)로부터 클럭 신호에 의해 구동되는 주-종(M-S)D형 플립플롭을 구동하는 래치 비교기(222)를 포함한 2레벨 A/D변환기(122)로써 도시되고 있다. 이 클럭 신호는 마이크로 제어 클럭 발진기와 같은 소스에서부터 공급될 것이며 전체 시그마 델타 변환기에 대해 샘플링 비율을 결정한다. 상기 제4차 실시예에서, 약 14.4MHz의 샘플링 주파수가 선택되며 이것은 IF주파수, 즉 450의 32배이다. 시간 지연 회로(228)는 지연 회로 출력이 플립플롭(224)에 전송되기 전에 래치 비교기(222)의 출력이 전체 값에 도착되도록 하는 것이다. 너무 짧은 지연은 불충분한 레벨에 기인하여 에러를 발생시키며, 너무 긴 지연은 루프를 불안정하도록 발생시키는 추가 위상 시프트를 발생시킨다. 상기 2레벨 A/D변환기(122)의 출력은 라인(124A, 124B)을 통하여 다른 형태로 1비트(2레벨) 디지탈 출력을 제공하며 2레벨 D/A변환기(128)에 피드백되며 상기 변환기는 1비트 디지탈 출력 신호에 의해 제어된 아나로그 스위치(232)를 구동하는 전류 I1의 일정값을 가진 일정 전류 싱크(또는 소스)(230)를 가진다. 상기 결과의 출력은 피드백 루프를 완성하도록 포인터(114A,114B)로 지적된 제1합산 노드(114)뒤 라인(130A,130B)을 통과한다.
또한, 시그마 델타 변환기(220)는 DC피드백 네트워크(136′) 및 전류=2I2인 일정 전류 싱크(또는 소스)(234), 아날로그 스위치(236), 전류=I2인 일정값을 가진 일정 전류 소스(238)를 가진 다른 2레벨 D/A변환기(128′)를 포함한다. DC피드백 네트워크(136′)는 포인터(132A,132B)로 표시된 제2합산 노드(132)를 구동하는 전류 모드 출력 차인(138A,138B)을 가진 증폭기(146)의 전압 제어 입력에 공급되는 전압을 충전시키기 위해 합산 노드(144)로 표시된 합산 노드(144A, 144B)양단에 캐패시터(239)를 포함한다. 그래서, DC 피드백 네트워크(136)는 제1도에서 도시된 DC피드백 네트워크(136)의 단순한 표현이며 제1적분기(140)및 증폭기(142)가 빠진 것이 명백하다.
제3도는 제2도에서 도시된 진열의 동작에 대한 주파수 스펙트럼 도를 도시하고 있다. 상기 주파수 스펙트럼도는 특별히 중심, 또는 캐리어 주파수(304)에 매우 근접하며 대역 통과 필터의 통과 대역 응답내의 잡음의 저지 특성을 도시하고 있다. 또한, 필터의 16배 링깅 주파수(또는 중심 주파수)와 동일한 샘플링 주파수를 가지며 제1 및 제2두폴 대역 통과 필터를 이용하는 대역 통과 신호를 위해 제4차 시그마 델타 변환기에 대하여 가정된 조건이 존재한다. 각각의 두 대역 통과 필터는 40과 동일한 특성인수(또는 Q)를 가지며, 필터(120)의 최종 정지 대역 응답은 이중 제로 위상 보상에 의해 0.01 또는 -40dB로 세트된다. 상기 위상 보상은 1비트 출력(124)에서 최대 신호 레벨과 일치하는 도면 3도의 수직 크기를 오프하는 0dB이다].
대역 신호로부터, 평균 잡음 레벨(302)은 수직 크기축에 거의 -40dB이며, 한편 시그마 델타 변환기의 통과 대역의 중심 주파수(304)와 거의 상응하는 신호에 대해서는 거의 95 내지 98dB 용적 영역을 획득되도록 하였다. 비록 상기 가정은 50Hz의 중심 주파수이었지만, 제2도에서 주어진 회로가 거의 450KHz의 IF주파수를 포함하는 보다 높은 IF주파수에서 동작한다.
제3도의 스펙트럼도에 의하여 참조된 바로, 본 발명에 따른 대역 통과 신호를 위해 시그마 델타 변환기는 기본 대역 신호에 대해서만 만족스럽게 동작하는 다른 공지된 변환기로 IF통과 대역 주파수에서 개선된 실행을 제공한다. 즉, 만약 종래 시그마 델타 변환기는 기본 대역 신호에 대해 요구된 주파수보다 더 높은 동일 샘플링 주파수에서 동작되는 것이 이용되었다면 본 발명의 방법 및 장치가 회득될 수 있는 것보다 바람직한 IF통과 대역에서 더 높은 82dB를 실행한다. 만약 IF통과 대역 주파수가 더 낮다면 비록 종래 변환기는 덜 감소되는 것을 보일 것이며, 이메지 및 다른 공지된 허위 응답이 어떤 실체 개선을 상기 방법의 이용에 의해 획득되도록 보호한다. 본 발명에 따른 시그마 델타 변환기에 대해 라인(226)에 제공된 클럭 입력 신호는 이상적 형태의 주파수가 통과 대역에서부터 이동 가능하도록 제4차 시스템을 위해 IF주파수를 적어도 4배의 최소 샘플링 비로 요구한다. 상기 주어진 실시예에 있어서, 시그마 델타 변환기 장치의 안정도를 개선하여 필터링 조건을 용이하게 하기 위해서, 실제 샘플링 비는 적어도 이중의 이들 최소 비일 것이다. 게다가, 만일 폴 대역 통과 필터만이 이용되는 보다 간단한 제2차 시스템에 대해서, 이와 같은 제2차 시스템에 대해 이상적인 형태(즉 ....101010....)가 통과 대역에서부터 이동 가능하기 위해서 최소 샘플링 비가 2배 이상인 RF주파수일 것이다. 뿐만 아니라, 이상적인 양자기, 또는 N레벨 A/D변환기(122)가 현실적으로 허용치 않기 때문에 IF증폭기(118)가 필수적이다는 것이 기술상 공지된 기술인에게 명백해질 것이다.
제2도에서 도시된 실제적인 2레벨 양자기(122)는 주어진 샘플링 비율로 이의 선형 영역에서 이득이 제한되며, 그러므로 상기 소자인 잡음도가 상대적으로 약하다. 그래서, 전체 잡음도를 개선하며 2레벨 양자기(122)내의 유한 이득으로 발생된 양자화 에러를 감소하도록 이득에 걸쳐 낮은 잡음을 제공하기 위해서 IF증폭기(118)는 도시된 위치에서 요구된다.
결과적으로. 상기 각각의 장치는 종래 기술의 제한을 극복할 수 있다. 즉, 이들 실시예는 소정의 IF주파수에서 잡음을 확실하게 감소시키는 대역 통과 신호를 위해 시그마 델타 변환기를 제공한다. 그러므로, 이들 실시예는 종래 제로 IF장치에서 공통인 DC오프셋 문제에 무관한 대역 통과 신호의 시그마 델타 아날로그-디지탈 변환을 단일화하는 동안 최소 신호 대 잡음비 감소 및 양자 에러를 제공한다.
본 발명의 장치는 다수의 의도된 장점을 충분히 나타내지만, 다수의 변경 및 수정은 상기 발명의 범위에서 분리됨이 없이 기술상 공지된 기술인에 의해서 수정, 변경될 것이다.

Claims (26)

  1. 개선된 신호 대 잡음비로 아날로그 신호에서 디지탈 신호로 변존하여 논 제로 주파수 캐리어 또는 저지된 캐리어를 가진 신호를 변환시키기 위한 장치에 있어서, a) 제1합산 노드에 결합된 입력, 제2합산 노드의 포지티브 입력에 결합된 출력을 가지며, 관련 댐퍼된 정현 임펄스 응답을 가지며, 제2합산 노드에 이것을 접속하기 전 아날로그 신호를 필터링하기 위한 대역 통과 필터 장치와, b) 상기 제2합산 노드에 결합된 입력을 가지며, 아날로그 신호를 오버 샘플링에 의해 디지탈 신호로 양자화 하며 출력에 다수의 레벨(n)을 가진 디지탈 신호를 제공하기 위한 n레벨 양자화 장치와, c) 상기 양자화 장치로부터 출력에 결합된 입력 및 상기 제1합산 노드에 결합된 출력을 가지며, 개선된 신호 대 잡음비를 제공하기 위한 제1합산 노드에 네가티브 피드백 신호를 제공하도록 상기 n레벨 디지탈 신호를 아날로그 신호로 변환시키기 위한 n레벨 D/A변환 장치와, 6) 상기 D/A변환 장치의 출력에 결합된 입력 및 상기 제2합산 노드의 네가티브 입력에 결합된 출력을 가지며, 장치내의 DC오프셋 전압을 최소화하도록 DC전압을 피드백하기 위한 직류 전류(DC)피드백 장치를 포함하는 것을 특징으로 하는 신호 변환 장치.
  2. 제1항에 있어서. 상기 대역 통과 필터 장치가 이를 통하여 통과하는 신호를 증폭하기 위해 증폭 장치를 포함하는 것을 특징으로 하는 신호 변환 장치.
  3. 제2항에 있어서, 상기 증폭 장치가 약 40dB의 이득을 가진 동작 증폭기를 포함하는 것을 특징으로 하는 신호 변환 장치.
  4. 제1항에 있어서, 상기 대역 통과 필터 장치가 논-제로 캐리어 주파수와 동일한 링깅 주파수를 가진 최소 하나의 단일 폴 대역 통과 필터를 포함하는 것을 특징으로 하는 신호 변환 장치.
  5. 제4항에 있어서, 상기 단일 폴 대역 통과 필터가 최소 하나의 병렬 공진 저항, 유도기, 캐패시터(R-L-C)를 포함하는 것을 특징으로 하는 신호 변환 장치.
  6. 제1항에 있어서, 상기 대역 통과 필터 장치는 제1 및 제2단일 폴 대역 통과 필터를 포함하며, 상기 제2대역 통과 필터가 루프 안정성을 보장하도록 그 내부에 이중 제로 위상 보상 네트워크를 가지는 것을 특징으로 하는 신호 변환 장치.
  7. 제6항에 있어서, 상기 제1 및 제2대역 통과 필터가 병렬 공진 R-L-C네트워크를 포함하며, 상기 제2대역 통과 필터가 그 내부에 이중 제로 위상 보상을 제공하기 위해 추가의 2저항을 포함하는 것을 특징으로 하는 신호 변환 장치.
  8. 제4항에 있어서, 상기 대역 통과 필터가 세라믹 대역 통과 필터를 포함하는 것을 특징으로 하는 신호 변환 장치.
  9. 제4항에 있어서, 상기 대역 통과 필터가 피에조 전기 대역 통과 필터를 포함하는 것을 특징으로 하는 신호 변환 장치.
  10. 제1항에 있어서, 상기 DC피드백 장치가 장치내의 DC오프셋 전압의 어떤 효과를 최소화하여 양자화 에러를 더 감소시키도록 최소한의 적분기 및 합산 접합을 포함하는 것을 특징으로 하는 신호 변환 장치.
  11. 제1항에 있어서, 상기 n레벨 양자화 장치가 n=2를 가진 A/D변환기를 포함하는 것을 특징으로 하는 신호 변환 장치.
  12. 제11항에 있어서, 상기 n=2인 A/D변환기가 주-종(M-S)플립플롭에 결합된 래치 비교기를 구비하며, 상기 비교기가 클럭 신호에 의해 구동되며 상기 M-S플립플롭이 포함된 지연단을 통하여 지연된 클럭 신호에 의해 구동되는 것을 특징으로 하는 신호 변환 장치.
  13. 제1항에 있어서, 상기 D/A변환 장치가 n=2인 D/A변환기를 포함하는 것을 특징으로 하는 신호 변환 장치.
  14. 제13항에 있어서, 상기 n=2인 D/A변환기가 아날로그 스위치 및 제어된 전류단을 구비하여 이것이 전류의 일정값을 싱크하거나 소스하는 것을 특징으로 하는 신호 변환 장치.
  15. 제1항에 있어서, 제2합산 노드에 결합된 디더 발생기를 더 포함하여 거기에 중심된 대역 제거 필터에 기인하여 논 제로 캐리어 주파수로 저 잡음 출력을 가지며, 상기 디더 발생기가 양자화 에러를 랜덤하게 하며 에러의 연관된 주파수 스펙트럼을 완곡하게 하도록 이용되는 것을 특징으로 하는 신호 변환장치.
  16. 제1항에 있어서, 상기 개선된 신호 대 잡음비가 약 95 내지 98dB의 동적 범위에서 획득되도록 실행되는 것을 특징으로 하는 신호 변환 장치.
  17. 제1항에 있어서, 상기 대역 통과 필터 장치, 상기 n레벨 양자화 장치, 상기 n레벨 D/A변환장치, 상기 DC피드백 장치중의 어떤것이 다른 잡음 면역성 및 감소된 전력 소비를 제공하도록 구성되며 이중의 다른 형태로 배열되는 것을 특징으로 하는 신호 변환 장치.
  18. 개선된 신호 대 잡음비로 아날로그 신호에서 디지탈 신호로 논 제로 주파수 캐리어를 가진 신호를 변조하여 변환시키기 위한 방법에 있어서 a) 제2합산노드에 필터된 신호를 제공하도록 제1합산 노드에서부터 공급된 아날로그 신호를 대역 통과 필터링하는 단계와, b) 오버 샘플링에 의해 필터된 아날로그 신호를 양자화하며 출력에서 다수의 n레벨을 가진 디지탈 신호를 제공하는 단계와, c) 개선된 신호 대 잡음비를 제공하기 위한 제1합산 노드에 네가티브 피드백 신호를 제공하도록 n레벨 디지탈 신호를 아날로그 신호로 변화시키는 단계와, 6) 장치내에 개선된 DC오프셋 전압을 최소화하도록 상기 제2합산 노드의 네가티브 입력에 단계(c)에서 개선된 DC전압을 피드백시키는 단계를 구비하는 신호 방법이며, 상기 방법이 거의 95 내지 98dB의 동적 범위가 되도록 하는 개선된 신호 대 잡음비를 제공하는 것을 특징으로 하는 신호 변환 방법.
  19. 제18항에 있어서, 상기 단계(a)가 대역 통과를 통하여 통과하는 논-제로 주파수를 증폭하는 단계를 더 구비하는 것을 특징으로 하는 신호 변환 방법.
  20. 제18항에 있어서, 단계(a)는 논-제로 캐리어 주파수에서 중심된 대역 제거 특성을 가지며 제2합산 노드에 적용하기 전에 디더된 신호를 적용하여 필터된 아날로그 신호를 디더링하는 것을 특징으로 하는 신호 변환 방법.
  21. 제18항에 있어서, 단계(b) 및 (c)가 디지탈 신호를 위해 두 레벨(n=2)내로 변환하는 것을 특징으로 하는 신호 변환 방법.
  22. 제21항에 있어서, 디지탈 신호를 위해 2레벨(n=2)내로 변환할때 현존하는 pc오프셋 전압을 감소시키는 단계를 더 구비하는 것을 특징으로 하는 신호 변환 방법.
  23. 후속 디지탈 처리를 위해 아날로그 신호에서 디지탈 신호로 변환하여 논-제로 주파수 IF신호를 구동하며 RF신호에 의해 반송된 변조 정보를 수신하기 위한 디지탈 무선 수신기에 있어서, 적어도 하나의 합성기 및 국부 발진기를 포함하며 논-제로 캐리어 주파수를 가진 아날로그 IF신호를 제공하기 위한 전단부 장치와, 그 내부에 포함된 변조 정보를 입수하도록 디지탈 신호를 처리하기 위한 장치와, 이들 사이에 결합된 대역 통과 시그마 델타 변환기를 구비하며, 또한, a) 제1합산 노드에서부터 결합된 입력과 제2합산 노드의 포지티브 입력에 결합된 출력을 포함하며 아날로그 신호를 필터링하기 위한 대역통과 필터링 장치와, b) 상기 제2합산 노드에서부터 결합된 입력을 포함하며, 출력에서 n레벨 디지탈 신호를 제공하며 오버샘플링에 의해 아날로그 신호를 양자화하기 위한 n레벨 양자화 장치와, c) 상기 양자화 장치에서부터 출력에 결합된 입력을 포함하며, 개선된 신호 대 잡음비를 제공하기 위해 제1합산 노드에 네가티브 피드백 신호를 제공하도록 상기 n레벨 디지탈 신호를 아날로그 신호로 변환하기 위한 n레벨 D/A변환 장치와, d) 상기 D/A변환 장치의 출력에 결합된 입력을 포함하며, 대역 통과 시그마 델타 변환기내에 DC오프셋 전압을 최소화하도록 상기 제2합산 노드의 네가티브 입력에 DC전압을 피드백하기 위해 DC피드백 장치를 더 구비하는 것을 특징으로 하는 디지탈 무선 수신기.
  24. 제23항에 있어서, 상기 전단부 장치가 합성기, 국부 발진기 및 전치 선택기 필터를 구비하는 것을 특징으로 하는 디지탈 무선 수신기.
  25. 제23항에 있어서, 상기 디지탈처리 장치가 디지탈 신호 처리를 구비하는 것을 특징으로 하는 디지탈 무선 수신기.
  26. 제23항에 있어서, 상기 대역 통과 필터 장치, 상기 n레벨 양자화 장치, 상기 n레벨 D/A변환장치, 상기 DC피드백 장치중의 임의의 것이 다른 잡음 면역성을 제공하도록 구성되며 이중 다른 형으로 배열되는 것을 특징으로 하는 디지탈 무선 수신기.
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