KR920009204B1 - 저전압 구동형 논리회로 - Google Patents

저전압 구동형 논리회로 Download PDF

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Abstract

내용 없음.

Description

저전압 구동형 논리회로
제1도는 본 발명에 따른 저전압 구동형 논리회로의 한 실시예를 나타내는 회로도.
제2도, 제3도 및 제4도는 본 발명의 동작을 설명하기 위한 상태 변화도 및 특성도.
제5도는 본 발명의 다른 실시예를 나타내는 회로도.
제6도는 본 발명의 또다른 실시예를 나타내는 회로도.
제7도는 종래의 논리회로를 나타내는 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
Q20-Q27 : 제1-제8트랜지스터
Q28, Q29, Q32, Q33 : 제11-제14트랜지스터
Q30, Q31 : 제9, 제10트랜지스터
R10-R13 : 부하저항 I10-I14 : 전류원
본 발명은, 논리회로의 개량에 관한 것으로서, 특히 저전압에 의한 구동에 적합한 저전압 구동형 논리회로에 관한 것이다.
바이폴라 트랜지스터에 의한 종래의 논리회로를 제7도에 나타낸다. 제7도에서, 단자(P1)에 하이레벨과 로우레벨로 변화하는 입력신호가 있다.
이 입력신호는 콘덴서(C1)를 통해서 트랜지스터(Q14)와 차동회로를 이루는 트랜지스터(Q15)의 베이스에 입력된다. 트랜지스터(Q15)의 베이스와 전압원(Vcc)사이에는 저항(R7)이 접속되어 있다.
전술한, 트랜지스터(Q14), (Q15)는, 각각의 콜렉터와 전압원(Vcc)과의 사이에 부하저항(R5), (R6)를 통해서 접속되고, 양 에미터의 공통 접속점이 전류원(I4)을 통해서 기준 전위점에 접속되어 있다.
그리고, 이러한 콜렉터로부터의 신호는 각각 트랜지스터(Q13), (Q16)의 베이스에서 에미터로 도출되어 각각 전류원(I3), (I5)으로 흐른다. 한편, 트랜지스터 Q1-Q6 및 Q7-Q12는 더블밸런스형 차동회로 형태에 의한 마스터 슬레이브 플립플롭을 구성하고 있다.
즉, 트랜지스터(Q1)과 (Q4)의 쌍 및 (Q7)과 (Q10)의 쌍은 각각 상단의 차동쌍을 형성하고, 트랜지스터(Q2)와 (Q3)의 쌍 및 (Q8)과 (Q9)의 쌍은 전술한 각 쌍과의 사이에서 콜렉터 베이스 사이를 소위 X자 모양으로 접속한 상단의 별도의 차동쌍을 이루고 있다.
또한, 하단의 트랜지스터(Q5)와 (Q6)의 쌍 및 (Q11)과 (Q12)의 쌍은 각각 트랜지스터(Q6)와 (Q11)의 베이스 사이 및 (Q5)와 (Q12)의 베이스 사이를 접속하므로써 서로 접속되어 있다. 하단의 트랜지스터(Q5), (Q6)는 상단의 트랜지스터(Q2) 및 (Q3)의 쌍과 (Q1) 및 (Q4)의 쌍을 차동적으로 구동하여 하단 트랜지스터(Q11), (Q12)는 상단의 트랜지스터(Q8) 및 (Q9)의 쌍과 (Q7) 및 (Q10)의 쌍을 차동적 구동하고 있다.
전술한 전류원(I5)은, 트랜지스터(Q6)과 (Q11)의 베이스 공통 접속점에도 접속되어 이러한 트랜지스터(Q6), (Q11)의 베이스에, 입력신호에 ON-OFF로 제어되는 신호를 공급한다. 또한, 전류원(I3)은 트랜지스터(Q5)와 (Q12)의 베이스 공통 접속점에도 접속되고, 이들 트랜지스터(Q5), (Q12)의 베이스에, 입력신호에 전술한 (I5)와는 역상으로서 ON-OFF로 제어되는 신호를 공급한다.
또한, 상단의 트랜지스터(Q2)와 (Q1)의 콜렉터 끼리, 트랜지스터(Q3)와 (Q4)의 콜렉터 끼리, 트랜지스터(Q7)과 (Q8)의 콜렉터 끼리 및 트랜지스터(Q9)와 (Q10)의 콜렉터 끼리는 각각 공통으로 접속되어 있다. 트랜지스터(Q1)과 (Q2)의 콜렉터 접속점은 부하저항(R1)을 통해서 전압원(Vcc)에 접속되어 있다.
트랜지스터(Q3)와 (Q4)의 콜렉터 공통 접속점은 부하저항(R2)을 통해서 전압원(Vcc)에 접속되어 있다. 트랜지스터(Q7)와 (Q8)의 콜렉터 공통 접속점은 부하저항(R3)을 통해서 전압원(Vcc)에 접속되어 있다. 트랜지스터(Q9)와 (Q10)의 콜렉터 공통 접속점은, 부하저항(R4)를 통해서 전류원(Vcc)에 접속되어 있다.
이 논리회로의 출력은, 트랜지스터(Q3)와 (Q4)의 콜렉터 공통 접속점에서 출력단자(P2)로 도출된다. 또한, 트랜지스터(Q1)의 베이스는 트랜지스터(Q9)와 (Q10)의 콜렉터 공통 접속점에, 트랜지스터(Q4)의 베이스는 (Q7)과 (Q8)의 콜렉터 공통 접속점에, 트랜지스터(Q7)의 베이스는 (Q1)과 (Q2)의 콜렉터 공통 접속점에 접속되어 있다.
이어서, 전술한 회로의 동작을 설명한다.
다음 표는, 제7도의 회로동작을 나타내고 있다.
[표 1]
Figure kpo00001
상기표에서, ⓖ는 트랜지스터(Q15)의 베이스에 부여되는 입력신호를 나타내고, ⓐ, ⓑ, ⓒ, ⓓ는 각각 트랜지스터(Q1), (Q2)의 콜렉터 공통 접속점, (Q3), (Q4)의 콜렉터 공통 접속점, (Q7), (Q8)의 콜렉터 공통 접속 및 (Q9), (Q10)의 콜렉터 공통 접속점에서 나타나는 출력신호를, ⓔ, ⓕ는 각각 (Q14), (Q15)의 콜렉터에 나타나는 신호를 나타내고 있다.
또한, 'H'는 하이레벨, 'L'은 로우레벨을 의미하며, 예를 들어 신호 ⓖ에 대해서는 저항(R7)에 전류가 흐르지 않을때를 'H', 저항(R7)에 전류가 흐를때를 'L'로 한다.
신호 ⓖ는 예를 들어 L에서 H→L→H로 변화되고, 전술한 표 1의 제1싯점(I)일때 트랜지스터(Q8)는 ON하고, (Q9)가 OFF된다. 이때, 신호 ⓒ는 L레벨이고, 신호 ⓓ는 H레벨인 것으로 한다.
이와 같이 가정하면 트랜지스터(Q1) 및 (Q4)의 쌍의 차동동작에 따라 신호 ⓐ는 L레벨로, 신호 ⓑ는 H레벨이 된다. 이때, 트랜지스터(Q15)가 OFF되고, (Q14)가 ON되어 신호 ⓕ가 H레벨이 되고, 이 H레벨이 그대로 트랜지스터(Q16)의 이미터에 나타나므로, 트랜지스터(Q11), (Q6)은 ON되고, (Q12), (Q5)는 OFF되어 있다. 따라서, 제1싯점 I에서의 전류경로는, 저항 R1→Q1→Q6→I1의 경로와, 저항 R3→Q8→Q11→I2의 경로가 된다. 이어서, 신호 ⓖ가 H레벨로 변화되고, 상기표에서 제2싯점(II)가 되면, 트랜지스터(Q14)와 (Q15)의 상태가 반전되고, 신호 ⓕ가 L레벨, 신호 ⓔ가 H레벨로 변화된다.
이에 따라, 트랜지스터(Q5) 및 (Q6)의 차동쌍과 (Q11) 및 (Q12)의 차동쌍도 상태가 반전된다. 트랜지스터(Q2) 및 (Q3)의 차동쌍은 제1싯점(I)일때의 차동쌍 트랜지스터(Q1), (Q4)의 상태를 래치한다.
이에 대하여, 트랜지스터(Q8), (Q9)는 쌍방모두 OFF되므로, 하단 차동쌍의 반전동작에 응답하여 동작하는 상단 차동쌍의 트랜지스터(Q7), (Q10)중 (Q10)이 ON된다. 결국 제2싯점(II)에서는 저항 R1→Q2→Q5→I1의 경로와, R4→Q10→Q12→I2의 경로로 전류가 흘러서 신호 ⓒ와 ⓓ가 반전되고, 신호 ⓐ와 ⓑ는 반전되지 않는다.
신호 ⓖ가 재차 L레벨이 되는 제3싯점(III)에서는, 트랜지스터(Q16)가 OFF되고, (Q15)가 ON된다. 따라서, 신호 ⓔ, ⓕ의 레벨 반전에 따라서 트랜지스터(Q5) 및 (Q6)의 차동쌍과, (Q11) 및 (Q12)의 차동쌍앞의 제2상태(II)에서의 상태에서 반전한다.
이에 따라, 트랜지스터(Q8), (Q9)는 차동쌍 트랜지스터(Q7), (Q10)의 상태를 래치하여 (Q9)가 ON되고, 하단 차동쌍(Q5), (Q6)에 응답하여 동작하는 상단 차동쌍 트랜지스터(Q1), (Q4)중 (Q4)가 ON된다.
따라서, 제3싯점(III)에서는 R2→Q4→Q6→I1의 경로와 Q4→Q9→Q11→I2의 경로로 전류가 흘러서, 신호 ⓒ와 ⓓ는 반전되지 않고, 신호 ⓐ와 ⓑ가 반전된다. 계속해서 제4싯점(IV)에서는 신호 ⓖ가 재차 H레벨로 반전되므로, 신호 ⓔ가 H레벨, 신호 ⓕ가 L레벨이 된다.
이에 따라 차동쌍 트랜지스터(Q5), (Q6)가 (Q11), (Q12)가 제3의 싯점(III)에서의 상태에서 반전하여 트랜지스터(Q2), (Q3)가 차동상 트랜지스터(Q1), (Q4)의 상태를 래치하여 (Q3)가 ON되고, 하단 차동쌍(Q11), (Q12)에 대응하는 상단 차동쌍(Q7), (Q10)중 (Q7)이 ON된다.
따라서, 제4싯점 IV에서는 R2→Q3→Q5→I1의 경로와, R3→Q7→Q12→I2의 경로로 전류가 흐르고 신호 ⓒ와 ⓓ는 반전되며, 신호 ⓐ와 ⓑ는 반전되지 않는다.
제7도의 회로는 전술한 것같은 동작에 의해 입력신호를 1/2 분주하는 마스터 슬레이브 플립플롭 회로의 동작을 하고 있다. 그런데, 최근 리모트 콘트롤용 송신기 IC카드등과 같이 1.5V 전지 한개로 구동하는 전자기구가 증가되고 있다.
전지가 소모되어 출력전압이 0.9V 정도의 낮은 전압으로도 정확히 마스터 슬레이브 동작하는 회로의 제공이 요구되고 있다. 그러나 제7도에 나타낸 종래의 회로는 전압원 Vcc와 기준 전위점 GND와의 사이에 예를 들어 트랜지스터(Q13)의 베이스 이미터 접합과 트랜지스터(Q12)의 베이스 이미터 접합과의 직렬회로, 또는 트랜지스터(Q9), (Q11) 각각의 베이스 이미터 접합의 직렬회로가 존재한다.
이들 각 베이스 이미터 접합에는 트랜지스터를 ON, OFF동작시키는데 최소로 필요한 베이스 이미터 사이의 전압 VBE가 요구된다. 따라서, 제7도의 회로는 전압원으로 전술한 전압 VBE의 2배 이상의 전압을 필요로 한다. 이 전압 VBE는 실리콘 트랜지스터에서는 약 0.8V이다.
이와 같은 베이스 이미터 접합의 직렬회로가 전압원과 기준 전위점과의 사이에 존재하는 회로는 전술한 베이스 이미터 사이의 전압 VBE의 2배의 전압인 예를 들어 1.6V 이하에서는 동작하지 않는다.
전술한 것처럼, 종래의 논리회로에서는 전압원과 기준전위 전압과의 베이스 이미터 접합의 직렬회과 존재하므로, 이 접합이 갖는 전압 VBE의 약 2배 이상의 전압을 출력하는 전압원이 아니면 동작하지 않는다는 문제가 있었다.
따라서, 전지 구동 기기에서는 적어도 전지 2개가 필요하여 대형화 되는 결점이 있었다.
또한, 전력소비량이 많은 결점이 있었다.
본 발명은 전술한 문제점을 제거하여 종래보다 낮은 전압으로 동작할 수 있어서 예를 들면 1.5V 전지 한개로 충분히 동작하는 저전압 구동형 논리회로의 제공을 목적으로 한다.
본 발명은 차동 트랜지스터 회로와, 이 차동 트랜지스터 회로의 동작상태를 기억하는 래치용 트랜지스터회로를 병렬로 조합시킨 마스터 슬레이브 플립플롭 회로를 설치하는 동시에 이들 트랜지스터 회로와 전류원을 공유하며 또한, 이들 트랜지스터회로의 각 소자 보다 이미터 면적이 큰 트랜지스터를 입력단 회로를 설치하여 전술한 마스터 슬레이브 플립플롭 회로의 동작을 전술한 입력단 회로의 트랜지스터의 동작에 따라 제어하도록 구성되어 있다.
이와 같은 구성에 따르면, 마스터 슬레이브 동작을 하는 차동단과 래치단과의 병렬 조합 회로부의 ON, OFF 동작을, 이미터 면적을 이들보다 넓게한 입력단 트랜지스터로 제어한다. 이 경우, 입력단 트랜지스터의 이미터 면적비가 크므로, 전술한 ON, OFF동작을 확실히 실행할 수 있으며, 이 ON, OFF동작을 시키기 위해 래치단과 차동단의 하단에 차동단을 설치할 필용가 없어진다. 이리하여 베이스 이미터 접합의 직렬회로가 존재하지 않는 회로를 구성할 수 있다.
이하, 본 발명의 한 실시예를 도면을 참조하여 설명한다.
제1도는 본 발명에 관한 저전압 구동형 논리회로의 한 실시예를 나타내는 회로도이다.
도면에서 'P11'은 입력신호를 보내는 입력단자이며, 'C11'은 단자(P11)로 부터의 신호를 제9트랜지스터(Q30)와 차동회로를 이루는 제10트랜지스터(Q31)의 베이스에 공급하고 있다.
트랜지스터(Q31)은 베이스와 전압원 Vcc와의 사이에 저항(R16)을 접속하고 이미터는 트랜지스터(Q30)와 공통 접속하고, 그 공통 접속점을 전류원(I14)를 끼워서 기준전위점(GND)에 접속하고, 콜렉터는 부하저항(R15)을 끼워서 전압원(Vcc)에 접속되어 있다.
트랜지스터(Q30)은, 베이스는 직접 전압원(Vcc)에 접속되고, 콜렉터는 부하저항(R14)를 끼워서 전압원(Vcc)에 접속하고 있다. 한편, 트랜지스터(Q20)-(Q23) 및 (Q24)-(Q27)로 된 마스터 슬레이브 플립플롭회로에서는, 제1트랜지스터(Q21) 및 제2트랜지스터(Q22)의 차동쌍과 제3트랜지스터(Q25) 및 제4트랜지스터(Q26)의 차동쌍이 각각 래치회로를 구성하고 있다.
즉, 트랜지스터(Q21), (22) 및 (Q25), (Q26)의 각 이미터 끼리는 각각 공통으로 접속되는 동시에, 트랜지스터(Q21)의 베이스 및 콜렉터는 각각 트랜지스터(Q22)의 콜렉터 및 베이스에 접속되고, 트랜지스터(Q25)의 베이스 및 콜렉터는 트랜지스터(Q26)의 콜렉터 및 베이스에 접속하고 있다.
또한, 제5트랜지스터(Q20)과, 제6트랜지스터(Q23)의 쌍 및 제7트랜지스터(Q24)와 제8트랜지스터(Q27)의 쌍은 각각 차동회로를 구성하여 각각의 공통 이미터 접속점은 각각 전류원(I11) 및 (I13)을 끼워서 기준 전위점(GND)에 접속되어 있다.
또한, 전술한 트랜지스터(Q21), (Q22)의 차동쌍 및 (Q25), (Q26)의 차동쌍의 각 이미터 공통 접속점도 각각 전류원(I10), (I12)를 끼워서 기준 전위점(GND)에 접속되어 있다. 또한, 트랜지스터(Q20)와 (Q21)은 콜렉터 끼리가 공통으로 접속되고, 이 공통 접속점은 제1부하저항(R10)을 끼워서 전압원(Vcc)에 접속되어 있다. 또한, 트랜지스터(Q22)와 (Q23)도 콜렉터 끼리가 공통으로 접속되고, 이 공통 접속점은 제2부하저항(R11)을 끼워서 전류원(Vcc)에 접속되어 있다.
마찬가지로 트랜지스터(Q24)와 (Q25)의 콜렉터 끼리, (Q26)과 (Q27)의 콜렉터 끼리도 각각 공통으로 접속되고, 이들의 공통 접속점은 각각 제3부하저항(R12), 제4부하저항(R13)을 끼워서 전류원(Vcc)에 접속되어 있다.
트랜지스터(Q20)-(Q23)으로 구성된 회로와, (Q24)-(Q27)로 구성된 회로는, 트랜지스터(Q20)과 (Q21)의 콜렉터 공통 접속점을 트랜지스터(Q24)의 베이스에 접속하고 트랜지스터(Q22)와 (Q23)의 콜렉터 공통접속점을 트랜지스터(Q27)의 베이스에 접속하고, 트랜지스터(Q24)와 (Q25)의 콜렉터 공통 접속점을 트랜지스터(Q23)의 베이스에 접속하고, 트랜지스터(Q26)과 (Q27)의 콜렉터 공통 접속점을 트랜지스터(Q20)의 베이스에 접속하므로써 서로 결합되어 있다.
입력단측에 있어서, 전술한 트랜지스터(Q31)의 콜렉터는 제11트랜지스터(Q33) 및 제12트랜지스터(Q32)의 베이스에 접속되고, 트랜지스터(Q30)의 콜렉터는 제13트랜지스터(Q28), 제14트랜지스터(Q29)의 베이스에 접속되어 있다. 트랜지스터(Q33)는, 트랜지스터(Q21), (Q22)의 차동쌍과 전류원(I10)을 공유하고 있다. 또한, 트랜지스터(Q29)는 트랜지스터(Q20), (Q23)의 차동쌍과 전류원(i11)을 공유하고 있다.
마찬가지로, 트랜지스터(Q28)는 트랜지스터(Q25), (Q26)의 차동쌍과 전류원(I12)을 공유하고, 트랜지스터(Q32)는 트랜지스터(Q24), (Q27)의 차동쌍과 전류원(I13)을 공유하고 있다.
트랜지스터(Q28)는 트랜지스터(Q25), (Q26)에 대하여 이미터 면적비가 N1 : 1, 트랜지스터(Q29)는 (Q20), (Q23)에 대하여 이미터 면적비가 N2 : 1 트랜지스터(Q32)는 (Q24), (Q27)에 대하여 이미터 면적비가 N3 : 1, 트랜지스터(Q33)는 (Q21), (Q22)에 대하여 이미터 면적비가 N4 : 1로 설정되고, 각 N1-N4는 모두 ＞ 1을 만족하는 값으로 설정한다.
또한, 이 회로의 출력은, 트랜지스터(Q22), (Q23)의 콜렉터 공통 접속점에서 출력단자(P12)로 도출되어 있다. 이어서, 전술한 실시예의 논리회로의 동작을 설명한다. 또한, 제7도의 회로중에 붙여진 부호 ⓐ∼ⓖ와 동일한 부호를 본 회로의 경우도 동등한 신호에 대하여 사용하였다.
우선, 제1싯점(I)에서 신호 ⓖ가 L일 때 트랜지스터(Q31)가 OFF되고, 트랜지스터(Q30)이 ON된다. 따라서, 이때 신호 ⓔ는 L레벨, 신호 ⓕ는 H레벨이 된다. 신호 ⓕ가 H레벨이면, 트랜지스터(Q33), (Q32)가 모두 ON동작한다.
여기에서 트랜지스터(Q33), (Q32)의 이미터 면적은, 트랜지스터(Q21), (Q22) 및 (Q24), (Q27)보다 충분히 크게 하고 있으므로, 전류원(I10), (I13)의 각 전류의 대부분이 트랜지스터(Q33), (Q32)를 흐르고, 트랜지스터(Q21), (Q22)의 차동쌍 및 (Q24), (Q27)의 차동쌍에는 대부분 흐르지 않는다.
예를 들어, 트랜지스터(Q33)의 이미터 면적을 (Q21), (Q22)에 대하여 10배로 하면 (I10)의 전류의 10/11은 트랜지스터(Q33)을 흐르게 되어 트랜지스터(Q21), (Q22) 대부분 컷 오프 상태로 한다. 따라서, 제1싯점(I)에서는 트랜지스터(Q21), (Q22) 및 (Q24), (Q27)이 각각 OFF상태가 된다. 마찬가지로, 제3싯점(III)에서도 전술한 (Q21), (Q22), (Q24), (Q27)이 OFF상태가 된다.
제2싯점(II), 제4싯점(IV)에서는 신호 ⓖ가 H레벨이 되면, 트랜지스터(Q28), (Q29)가 ON되고, 트랜지스터(Q32), (Q33)이 OFF된다. 트랜지스터(Q28), (Q29)도 이미터 면적은 트랜지스터(Q25), (Q26) 및 (Q20), (Q23)보다 충분히 크게 되어 있으므로, 전류원(I12), (I11)의 각 전류의 대부분이 트랜지스터(Q28), (Q29)를 흐르고, 트랜지스터(Q25), (Q26) 및 (Q20), (Q23)에는 거의 흐르지 않는다.
따라서, 제2싯점(II)에서는 트랜지스터(Q25), (Q26) 및 (Q20), (Q23)은 각각 OFF동작이 된다. 마찬가지로 제4싯점 IV에서도 전술한 각 트랜지스터(Q20), (Q23), (Q25), (Q26)는 OFF상태가 된다.
이하, 각 시점(I)-(IV)에서의 동작상태를 제2도를 사용하여 보다 상세히 설명한다. 또한, 제2도에 나타낸 것처럼, 입력신호로서 ⓖ에 나타낸 것같은 신호가 입력되면 각 신호 ⓒ, ⓓ는 동일한 도면에서 ⓒ, ⓓ에 나타낸 것 같은 위상으로 변화하는 것이다.
[제1싯점 I]
이 경우에는 전술한 것처럼, 트랜지스터(Q21), (Q22)와 (Q24), (Q27)이 트랜지스터(Q33), (Q32)와의 전류차에 따라 강제적으로 OFF된다.
여기에서, 제7도와 마찬가지로 전원투입시등과 같이 이 싯점(I)에서 신호 ⓖ가 L레벨이 되며, 트랜지스터(Q25)가 ON상태라고 가정하면, 트랜지스터(Q20) 및 (Q23)의 쌍의 차동 동작에 따라 트랜지스터(Q20)가 ON되고, 트랜지스터(Q23)가 OFF된다.
이에 따라 R10→Q20→I11의 전류 경로와, R12→Q25→I12의 전류경로가 형성된다. 따라서, 제1싯점(I)에서는 신호 ⓐ는 L레벨, 신호 ⓑ는 H레벨, 신호 ⓒ는 L레벨, 신호 ⓓ는 H레벨이 된다.
[제2싯점 II]
이 경우에는 전술한 이미터 면적비에 따른 차에 의해 트랜지스터(Q25), (Q26)과 (Q20), (Q23)이 OFF된다.
여기에서, 제1싯점(I)에서는, 트랜지스터(Q20)가 ON, (Q23)이 OFF되어 있으므로, 트랜지스터(Q21)가 ON, 트랜지스터(Q22)가 OFF된다(래치동작).
이에 따라 신호 ⓐ가 L레벨을 유지하고, 신호 ⓑ가 H레벨을 유지한다. 트랜지스터(Q24)는 신호 ⓐ의 L레벨에 의해 OFF되고, 트랜지스터(Q27)은 신호 ⓑ의 H레벨에 따라 ON된다.
이에 따라, 신호 ⓒ는 H레벨로 변화되고, 신호 ⓓ는 L레벨로 변화하게 된다. 또한, 전류 경로는, R10→Q21→RI10과, R13→Q27→Q13이 된다.
[제3싯점 III]
이 경우는 재차 트랜지스터(Q23), (Q33)이 ON되므로써, (I13), (I10)의 전류가 트랜지스터(Q32), (Q33)을 흐르고, 트랜지스터(Q21), (Q22)와 (Q24), (Q27)이 OFF된다.
트랜지스터(Q25), (Q26)은, 트랜지스터(Q24), (Q27)의 앞의 싯점(II)에서의 상태를 래치하므로, 트랜지스터(Q26)이 ON되고, 트랜지스터(Q25)가 OFF된다. 이에 따라 신호 ⓒ는 H레벨을 유지하고, 신호 ⓓ는 L레벨을 유지한다. 또한, 신호 ⓒ가 가진 H레벨에 따라 트랜지스터(Q23)가 ON되고, 신호 ⓓ가 가진 L레벨에 따라 트랜지스터(Q20)가 오프한다.
이에 따라 신호 ⓐ가 H레벨로 변하며, 신호 ⓑ가 L레벨로 변한다. 또한, 전류경로는 R11→Q23→I11과 R13→Q26→I12가 된다.
[제4싯점 IV]
이 경우에는, 트랜지스터(Q25), (Q26)과 (Q20), (Q23)이 OFF된다. 앞의 싯점 III에서, 트랜지스터(Q22)가 ON되고, 트랜지스터(Q21)이 OFF된다.
이에 따라 신호 ⓐ는 H레벨을 유지하며, 신호 ⓑ는 L레벨을 유지한다. 또한, 신호 ⓐ가 가진 L레벨에 의해 트랜지스터(Q24)가 ON되고, 신호 ⓑ가 가진 L레벨에 따라 트랜지스터(Q27)가 OFF되므로, 신호 ⓓ는 L레벨로 변하고, 신호 ⓓ는 H레벨로 변한다.
또한, 전류 경로는 R11→Q22→I10과, R12→Q24→I13이 된다. 다음 표는 각 싯점 I-IV에서의 트랜지스터(Q20)-트랜지스터(Q27)의 상태를 동작을 정리한 것이다.
[표 2]
Figure kpo00002
이상과 같이 본 회로는 제7도의 회로와 동일한 마스터 슬레이브 플립플롭 동작을 하는 것이 판명된다. 그러나, 제7도와 비교하면, 전압원(Vcc)과 기준 전위점(GND) 사이에, 베이스 이미터 접합의 직렬 회로가 존재하므로, 전압원(Vcc)으로서, 매우 낮은 전압으로도 확실한 플립플롭 동작을 실행할 수 있다.
제3도는 전압원(Vcc)이 1.0V 일때의 신호 ⓖ와 출력의 하나인 신호 ⓑ를 비교하여 나타내는데, 입력신호에 상당하는 신호 ⓖ에 대한 출력신호 ⓑ의 레벨이 플립플롭 동작 주기마다 다르며, 분주 동작을 하고있음을 이해할 수 있다.
또한, 제4도는 Vcc를 0.9V로 저하시켰을 때의 동일한 신호를 나타내는데, 대략 1.0V 일때와 동등한 성능을 얻을 수 있다. 이어서, 다른 실시예를 설명한다.
우선, 제5도는 이미터 면적을 넓게한 트랜지스터에 의한 동작을 확실히 하기 위해 래치단과 차동단이 결합된 마스터 슬레이브 플립플롭 회로(트랜지스터(Q20)-(Q27)에 상당하는 회로부)의 구동전압을, 트랜지스터(Q30), (Q31)에 의한 입력차동단보다 낮추도록 한 것이다.
제5도에서, 트랜지스터(Q40)-(Q47), 전류원(I20)-(I23) 및 부하저항(R20)-(R27), (I10)-(I13) 및 저항(R10)-(R13)에 의한 회로에 상당하며, (Q48)-(Q53), (I24) 및 저항(R24)-(R26)으로된 회로는 제1도의 (Q28)-(Q33), (I14) 및 저항(R14)-(R16)에 의한 회로에 상당하는 것이다.
그리고 전압원(Vcc)는, 감전압 저항(Ra)을 끼워서 각각 저항(R20), (R21)의 공통 접속점에 공급되고, 감전압저항(Rb)을 통해서 저항(R22)와 (R23)의 공통 접속점에 접속하고 있다.
이와 같이, 트랜지스터(Q40)-(Q47)의 회로부의 구동전압을 낮추므로서 이미터 면적을 크게한 트랜지스터(Q48), (Q49), (Q52), (Q53)의 동작전류가 제1도의 실시예의 경우보다 크게 되며, 트랜지스터(Q48), (Q49)가 ON되었을 때의 트랜지스터(Q45), (Q46)와 (Q40), (Q43)의 OFF 상태 및 트랜지스터(Q52), (Q53)이 ON되었을 때의 트랜지스터(Q44), (Q47)과 (Q41), (Q42)의 OFF 상태를 확실히 한다.
이어서, 제6도는 D플립플롭으로서 동작하는 논리회로의 실시예를 나타낸다. 내부회로 요소는 제1도와 동일 부분에는 동일한 부호를 붙인다. 트랜지스터(Q20), (Q21)의 콜렉터 공통 접속점에서
Figure kpo00003
단자가 도출되고, 트랜지스터(Q22), (Q23)의 콜렉터 공통 접속점에서 Q 단자가 도출되고, 트랜지스터(Q24)의 베이스에 D 입력단자가 도입되고, 트랜지스터(Q27)의 베이스에
Figure kpo00004
단자가 도입된다.
따라서, 제1도에서는 트랜지스터(Q24)의 베이스와 트랜지스터(Q20), (Q21)의 콜렉터 공통단자가 접속되어 있었는데, 이 부분은 D단자를 도입하였으므로, 차단되어 있다.
마찬가지로, 트랜지스터(Q27)과 (Q22), (Q23)의 관계도, 베이스와 콜렉터 공통 접속점과의 사이의 접속을 차단하고 있다. 또한, 입력단자(P11)에는 블록신호가 인가된다.
또한, 제1도의 실시예에서 트랜지스터(Q32)로 설정된 이미터 면적비 N3를 트랜지스터(Q28)로 설정된 이미터 면적비 N1보다도 크고, 또한 트랜지스터(Q29)로 설정된 이미터 면적비 N2를 트랜지스터(Q33)에 설정된 이미터 면적비 N4보다 크며, 즉 N1 ＜N3 및 N2＞ N4로 하므로써 플립플롭 동작을 보다 확실히 할 수 있다.
또한, 고주파수 영역에서도 안정적인 동작을 할 수 있음이 확인되었다. 이상 설명한 것처럼, 본 발명에 따르면, 종래에 비하여 저전압으로도 정확한 플립플롭 동작을 할 수 있는 효과가 있다.

Claims (6)

  1. 한쌍의 구동전압원 단자 사이에 인가되는 구동전압에 응답하여 소정의 로직 패턴에 따라 입력신호를 변화시키는 저전압 구동형 논리회로에 있어서, 상기 입력 신호에 응답하여 서로 반대 레벨을 각각 가진 한쌍의 제어신호를 발생하기 위한 복수의 입력트랜지스터(Q28,Q29,Q30,Q31)를 가지는 입력제어장치와, 상기 제어신호의 주파수를 구동하기 위한 복수의 쌍트랜지스터를 가지는 차동장치(Q20,Q21,Q22,Q23,Q24,Q25,Q26,Q27)를 포함하며, 상기 입력 트랜지스터(Q28,Q29,Q30,Q31)는 상기 각각의 쌍트랜지스터의 이미터 면적보다 큰 이미터 면적을 각각 가지며, 상기 구동전압원 단자 사이에는 각각의 입력트랜지스터에 대응하는 하나의 베이스와 이미터와의 접합점을 가지는 것을 특징으로 하는 저전압 구동형 논리회로.
  2. 제1항에 있어서, 상기 구동전압보다 낮은 구동전압을 상기 입력제어장치에 공급하기 위하여 상기 구동 전압원 단자의 한쪽끝과 상기 차동장치 사이에 접속된 구동전압 하강장치(Ra,Rb)를 더 포함하는 것을 특징으로 하는 저전압 구동형 논리회로.
  3. 제1항에 있어서, 상기 차동장치는 마스터 슬레이브 타입인 플립플롭 회로를 가진 것을 특징으로 하는 저전압 구동형 논리회로.
  4. 제1항에 있어서, 상기 차동장치는 D형 플립플롭 회로를 가진 것을 특징으로 하는 저전압 구동형 논리회로.
  5. 제1항에 있어서, 상기 각각의 입력트랜지스터(Q28,Q29,Q30,Q31)는 한쌍의 쌍트랜지스터에 대응하며, 그 대응하는 한쌍의 쌍트랜지스터 각각의 입력트랜지스터는 그 이미터 면적의 각 비율이 서로 다른 것을 특징으로 하는 저전압 구동형 논리회로.
  6. 제1항에 있어서, 상기 각각의 차동장치와 입력제어장치는 적어도 하나의 전류원(I10,I11,I12,I13,I14)을 가진 것을 특징으로 하는 저전압 구동형 논리회로.
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