KR920003186A - Tas명령어 제어회로 - Google Patents

Abstract

내용 없음.

Description

TAS 명령어 제어회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명의 회로도.

제2도는 본 발명의 세터의 함수 기능을 나타낸 도표.

제3도는 (a),(b)는 본 발명의 TAS 명령어 수행이 진행되는 과정을 나타낸 개략도.

* 도면의 주요부분에 대한 부호의 설명

1 : 레치드 디코더 2, 3 : 캐쉬 메모리

4 : RMW 콘트롤러 5, 6 : 세터

7 : 멀티플렉서

Claims (3)

1. 인에이블 RMW신호와 내부 가상 어드레스 신호(IVA)가 입력되며 주어진 가상 어드레스를 해석하는 래치드 디코더(1)와, 래치드 디코더(1)의 출력이 입력되며 RMW 쓰기 인에이블신호,와 캐쉬 읽기 인에이블/캐쉬 쓰기 인에이블신호가 OR게이트(OR1),(OR2)를 거치거나 직접 인가되는 제1 및 제2캐쉬 메모리(2),(3)와, 제1 및 제2캐쉬 메모리(2),(3)의 데이타(D0-1),(D0-2)가 쓰기버스(WBUS1),(WBUS2)를 거쳐 입력되며 RMW신호에 의해 인에이블되어 래치데이타(LD0-1)(LD0-2)를 쓰기 버스(WBUS1),(WWBUS2)로 출력하는 제1 및 제 2세터(5),(6)와, 제1 또는 제 2캐쉬 히트/미스 신호(Cache Hit/Miss1),(Cache Hit/Miss2)와 인에이블 RMW신호가입력되며 두 세터(51-16)로 출력 인에이블 신호(OE1),(OE2)를 출력하는 RMW 콘트롤러(4)와, 제1 또는제2캐쉬 히트/미스 신호(Cache Hit/Miss1),(Cache Hit/Miss2)의 입력에 따라 두 쓰기 버스(WBUS1),(WBUS2)중 하나와 데이타 버스(DATA)를 연결하여 주는 멀티 플렉서(7)들로 구성됨을 특징으로 하는TAS 명령어 제어회로.
2. 제1항에 있어서, HARP의 CPU로부터 TAS 명령에 수행이 시도되고 캐쉬 히트인 경우에는 CPU로부터 TAS신호가 캐쉬 메모리와 캐쉬 콘트롤러로 입력되면 캐쉬 메모리에서는 해당데이타 플래그를 CPU로전송하고 동시에 캐쉬 콘트롤러에서는 해당 데이다 플래그가 리셋 상태이면 셋트시키는 동작을 다음 사이클에 수행하며, 데이타 플래그를 읽어 들인 CPU는 데이타 플래그가 리셋 상태이면 다음 동작을 수행하고 셋상태이면 TAS 명령어 수행을 재시도하도록 한하므로써 TAS 명령어를 1사이클에 수행할 수 있도록 한TAS 명령어 제어회로.
3. 제1항 또는 2항에 있어서, 캐쉬 미스인 경우에는 CPU로부터 TAS 명령어 수행이 시도되면 캐쉬 메모리에서는 캐쉬 업 데이트 동작을 수행하고, CPU에서는 캐쉬 업 데이트 후에 다시 TAS 명령어 수행을 재차 시도하도록 한 TAS 명령어 제어회로.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.