KR920002822B1

KR920002822B1 - 화상 표시 시스템의 표시 제어장치

Info

Publication number: KR920002822B1
Application number: KR1019890012842A
Authority: KR
Inventors: 시게노리 토쿠미츠수
Original assignee: 가부시기가이샤 도시바; 아오이 죠이치
Priority date: 1988-09-06
Filing date: 1989-09-06
Publication date: 1992-04-04
Also published as: JPH0269799A; US5479184A; GB2223652A; KR900005790A; GB8919495D0; GB2223652B

Abstract

내용 없음.

Description

화상 표시 시스템의 표시 제어장치

제1도는 본 발명의 일실시예의 구성을 도시한 블록도.

제2도는 제1도의 표시 제어부 구성을 도시한 블록도.

제3도는 제2도의 기본 타이밍 발생부의 구성을 도시한 회로도.

제4도는 제2도에 도시한 표시 제어부의 동작을 설명하는 타이밍도.

제5도는 제2도에 도시한 표시 제어부에 의한 표시 동작의 예를 설명하는 도면.

제6도는 제2도의 LCD 데이터 변환부의 구성을 도시한 회로도.

제7도는 제6도에 도시한 LCD 데이터 변환부에서 얻어지는 포토면의 예를 설명하는 도면.

제8도는 제6도의 플래싱 제어부의 구성의 일례를 도시한 회로도.

제9도는 제8도에 도시한 플래싱 제어부의 동작을 설명하는 타이밍도.

제10도는 제2도에 도시한 표시 제어부에 의하여 얻어지는 표시 화면의 구성예를 설명하는 도면 .

제11도 및 제12도는 각각 제2도에 도시한 표시 제어부의 동작을 설명하는 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1 : 회전 제어 유닛 3 : 중앙처리 장치

6 : 표시 제어부 9 : 음극선관

10 : LCD

본 발명은 화상표시 시스템의 표시 제어장치에 관한 것으로, 다시 말하면, 비디오디스크, 예를들면 캡텐이나 NAPLPS로 불리우는 시스템등과 같은 화상표시스템에 있어서, 이송되어 온 화상 데이터를 화상 메모리에 격납하여 그 화상 데이터를 차례로 독출하여 표시장치에 화상을 표시하는 표시 제어장치에 관한 것이다.

일반적으로 전화 화선등의 유선회선을 사용하여 정보 제공 서비스를 하는 비디오 텍스 시스템에 있어서는 이송되어 온 정보를 화상표시하는 표시 장치로 종래 텔레비젼 수상기의 음극선관(CRT)이 사용되고 있었다.

그런데, 근년 전자기용의 표시 장치로서 액정 표시 장치(이하, LCD로 기재)가 현저히 보급되고 있다.

이 LCD에는 텔레비젼 수상기의 표시 장치에 사용되는 액티브 매트릭스 방식의 LCD와 워드프로세서나 퍼스널 컴퓨터 등의 표시 장치에 사용되는 2차 방식의 LCD가 있다. 여기에서 2치 방식의 LCD는,예를 들면 640×400의 화소수를 가지며, 또한 온/오프의 2cml의 표시상태를 구비하고 있다

액트브 매트릭스 방식의 LCD를 사용한 액정 텔레비젼 수상기는 CRT를 사용한 표시 장치와 마찬가지로, 컬러표시 및 계조표시가 가능하며, 또한 인터페이스에 비디오 인터페이스가 사용되고 있기 때문에, 비디오 텍스 시스템의 표시 장치로서 사용할 수 있다 이것에 대해, 2치 방식의 LCD는 종래 비디오 텍스 시스템의 표시장치로서는 사용하지 않았다. 그이유로서는 예를들면 다음과 같은 점을 생각할 수 있다. I. 비디오 텍수스시스템의 화상 데이터는 도트패턴과 색 데이터로 구성되며, 또한 화면 (프레임)은 코드면과 포토면의 2면으로 구성되어 있으므로, 이 화상 데이터를 사용하여 2치 방식의 LCD에 화상을 표시하는데는 소정의 데이터 변환 처리가 필요해진다. II. 액티브 매트릭스 방식과 2치 방식은 구동방식이 다르다. 그런데, 이 2치 방식의 LCD를 비디어 텍스 시스템의 표시 장치로로 사용할 경우, 다음과 같은 2가지 문제를 생각할수 있다.

먼저, 제1의 문제는 표시 장치로서 CRT 또는 액티브 매트릭스 방식의 LCD와 2치 방식의 LCD의 모두가 사용 가능한 비디오 텍스 시스템을 구성하는 경우의 문제이다.

즉, 이와 같은 2종류의 표시 장치에 대응할 수 있는 표시 제어장치를 구성할 겨우, 일반적으로는 이 표시제어장치에 각 표시 장치에 대응되는 각각 독립된 표시 제어부를 설치하는 것을 생각할 수 있다. 즉 정보 센터로부터 보내온 화상데인타에 대하여 데이터 변환처리 등의 데이터처리를 실시하는 프로세서(CPU)에, CRT 또는 액티브 매트릭 방식의 LCD용의 표시 제어부와 2치 방식의 LCD용의 표시 제어부를 접속하는 것을 생각할 수 있다.

그러나, 이와 같이 각 표시 장치마다 개별적인표시 제어부를 설치하는 구성으로 CPU가 2종류의 데이터 변환 처리를 실시해야 하므로 그 소프트웨어가 복잡해진다.

또, 이와같은 소프트웨어상의 문제만 아니라 하드웨어의 면에 있어서도 2개의 표시제어부를 설치해야 하므로 회로 규모가 커지는 문제가 발생한다.

다음에 제2의 문제는 비디오 텍스 시스템의 화면프레임은 상기와 같은 코드면과 포토면의 2화면으로 구성되는 것에 대하여, 2치 방식 LCD에서 취급하는 화면 프레임은 1화면으로 구성된다 또한 이 2치 방식의 LCD에서 취급하는 화상데이터는 휘도를 표시하는 도트패턴 데이터 밖에 구비하지 않기 때문이다. 따라서 2치 방식의 코드면과 포토면의 도트패턴 데이터가 중첩 표시되는 문제이다. 이 문제는 상기와 같은 CRT또는 액티브 메트릭스 방식의 LCD와 2치 LCD의 어느 것에도 대응이 가능한 비디오 텍스 시스템을 구성하는 경우에 있어서도 또 2치 방식의 LCD만을 사용 가능한 비디오 텍스 시스템을 구성하는 경우에도 발생한다.

이상의 설명과 같이 비디오 텍스 시스템에 있어서는 CRT 또는 액티브 매트릭스 방식의 LCD 및 2치 방식의 LCD와 같은 화상 데이터의 구성 및 구동방식이 상이한 두 종류의 표시장치 각각에 대응 가능한 표시 제어장치가 요망되고 있으나 이 경우, 소프트웨어의 번잡화나 하드웨어의 증대를 피할 필요가 없다.

또, 비디오 텍스 시스템의 화상 데이터를 2치 방식 LCD에 표시할 경우, 코드면과 포토면을 식별할 필요가 있다.

따라서, 본 발명의 목적은 상기와 같은 2종류의 표시형태에 대하여 간단한 소프트웨어 및 소규모의 하드웨어로 대처할 수 있는 개선된 화상표시 시스템의 표시 제어장치를 제공하는 데에 있다.

또, 본 발명의 다른 목적은 상기 이외에 화상 데이터의 표시에 필요한 코드면이나 포토면등 2종류의 표시 화면 식별을 어느 표시 장치로도 할수 있도록 한 화상표시 시스템의 표시 제어장치를 제공하는 것에 있다.

본 발명에 따르면, 제1의 메모리 수단과,제2의 메모리 수단과, 그리고 (a)소정의 표시형태에 적합한 제1의 데이터를 상기 제1의 메모리 수단에 적재하는 수단과, (b)상기 제1의 수단에 적재되는 상기 제1의 데이터를 소정의 표시 타이밍에 동기해서 시분할에 따라 그 제1의 메모리 수단으로부터 독출하는 수단과, (c) 상기 제1의 메모리 수단으로 부터 독출된 상기 제1의 데이터를 상기 소정의 표시형태와는 다른 표시형태에 적합한 제2의 데이터로 변환하는 수단과, (d) 상기 제2의 메모리 수단에 적재하는 수단과,(e) 상기 제2의 메모리 수단에 적재된 데이터를 상기 소정의 표시 타이밍과는 상이한 표시 타이밍에 따라 그 제2의 메모리 수단으로부터 독출하는 수단으로 이루어지는 표시제어수단을 구비하는 화상표시 시스템의 표시 제어장치가 제공된다.

상기의 구성에 의하면 서로 형이 다른 2종류의 표시 형태에 대하여 간단한 소프트웨어 및 소규모의 하드 웨어로 대처할 수 있다.

본 발명의 별도의 양태에 따르면 2종류의 표시 장치를 간단하 소프트웨어 및 작은 하드웨어로 제어하기 위하여 각 표시 장치마다 화상 메모리, 데이터 변환수단, 데이터 기록수단, 데이터 독출수단을 설치하고, 한쪽의 표시 장치의 표시 제어에 관해서는 이송되어 온 화상 데이터를 데이터 변환 수단으로 소망의 데이터로 변환한후, 데이터 기록수단으로 화상 메모리에 기록하고, 화상 메모리에 기록된 데이터를 데이터 독출수단으로 대응하는 표시 장치의 표시 타이밍에 동기해서 독출하도록 하고, 다른쪽의 표시 장치의 표시 제어에 관해서는 한쪽의 표시 장치 측의 화상메모로부터 표시를 위해 독출된 데이터를 그 데이터 독출타이밍에 동기해서 데이터 변환수단에 의하여 소망의 데이터로 변환한후 데이터 기록수단으로 한쪽의 표시장치측의 표시용 독출 어드레스에 따라 화상 메모리에 기록하고, 이 화상 메모리에 기록한 데이터를 대응되는 표시 장치의 표지 타이밍에 따라 독출 하도록 구성한 것이다.

상기 구성에 따르면 각 표시 장치의 제어부가 전적으로 독립되는 것이 아니고 부분적으로 관련시켜서 형성되므로 소프트웨어의 번잡화 및 하드웨어의 증대를 방지할 수 있다.

즉, 이송되어 온 화상 데이터를 화상 메모리 격납용의 화상 데이터로 변환하는 수단으로서 CPU를 사용하는 경우, 이 CPU는 한쪽의 표시 장치용의 데이터 변환처리만을 하면 되므로 이 CPU의 소프트웨어로서는 CRT나 액티브 매트릭스 방식의 LCD만을 사용하는 종래의 표시 제어장치의 소프트웨어와 거의 동일해지고 2종류의 표시 장치를 사용해도 소프트웨어는 복잡해지지 않는다.

또, 한쪽의 표시 장치측의 표시용 독출 어드레스를 다른쪽의 표시 장치측의 기록 어드레스로서 사용하고 있으므로 이 표시 장치 측의 기록 어드레스 발생 수단이 불필요해지고, 2종류의 표시 장치마다 기록 어드레스 발생수단을 완전히 독립적으로 설치할 경우에 비교해서 하드웨어를 축소할 수 있다.

또, CPU의 데이터 변환처리는 한쪽의 표시 장치측에서만 실시되므로 이 데이터 변환 처리 상태를 감시하는 부분을 한쪽의 표시 장치측에만 설치하면 되고, 이것을 2종류의 표시 장치에 독립적으로 설치하는 경우에 비교해서 하드웨어를 축소할 수 있다.

또한 , 화상 메모리에 격납되고 있는 화상 데이터를 하드웨어로 지우는 기능을 설치할 경우,한쪽의 표시 장치측의 화상 메모리의 독출 데이터가 다른쪽의 표시 장치측의 화상 메모리에 기록되므로 한쪽의 표시 장치측의 화상 메모리의 격납 데이터를 지우면 결과적으로 다른쪽의 표시 장치 측의 화상 메모리의 격납 데이터도 지워지게 된다. 따라서 하드웨어 소거수단을 한쪽의 표시 장치측에만 설치하면 되고, 이것을 2종류의 표시 장치에 독립적으로 설치할 경우 비교해서 하드웨어를 축소시킬 수 있다.

본 발명의 또 다른 양태에 따르면, 2개의 표시 화면을 식별할 수 있도록 하기위하며 본 발명 우선 한쪽의 표시 화면에 관해서는 화상메모리로부터 현 표시위치 및 이것에 인접되는 주위의 표시위치에 있어서의 휘도 데이터를 독출하고, 다른쪽의 표시 화면에 관해서는 현 표시 장치에 있어서의 휘도 데이터를 독출하여 그 다음에 한쪽의 표시 화면측에 휘도 데이터중, 현 표시위치에 인접하는 주위의 휘도 데이터가 휘도를 가지는지의 여부를 판정하여 휘도를 가지고 있으면 다른쪽의 표시 화면측의 현 표시위치에 있어서의 휘도 데이터를 마스크하고, 마지막으로 이 마스크 출력과 한쪽의 표시 화면측의 휘도 데이터중의 현 표시위치에 있어서의 휘도 데이터를 합성하도록 구성한 것이다.

상기의 구성에 따르면 한쪽의 표시 화면의 휘도 패턴의 주위에 있어서의 다른쪽의 표시 화면에 휘도 데이터가 마스크되어 상기 한쪽의 휘도 패턴의 주위가 테두리되어 양 표시 화면의 식별이 가능하다.

본 발명의 그밖의 목적 및 장점은 이하 기술하는 설명으로부터 보다 명백히 알 수 있으며, 그 실행으로서 실현되고, 본 특허청구범위 기재의 구성요소와 그 유기적인 조합에 의해서 구체화된다.

참고로하는 첨부도면은 명세서의 일부분으로 양호한 실시예를 나타내며, 그 실시예에 일반적 기술 및 상세한 설명은 본 발명의 주요 원리를 다루고 있다.

이하 본 발명의 양호한 실시예를 첨부도면과 관련하여 상세히 기술하는데 같은 참조번호는 도면 전체에 걸쳐 동일 부품을 나타낸다.

이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

제1도는 본 발명의 일실시예의 표시 제어장치를 구비하는 비디오 텍스 단말장치의 개략적인 구성과 2종류의 표시기(9,10)의 접속을 도시하는 블록도이다.

여기에서, 제1도를 참조하면서 비디오 텍스 단말장치 내에서의 데이터의 흐름을 따라서 일실시예의 개요를 설명한다.

제1도에 있어서 전화선을 경우해 온 데이터신호 L은 회선제어 유닛(NCU)부(1)를 개재하여 쌍방향 통신 변복조기(MODEM)부(2)에 공급되고, 아날로그 신호로부터 디지털 데이터로 변환된다. 중앙처리장치(CPU)(3)는 MODEM부(2)로부터 데이터를 판독하여 이것을 비디오 텍스 프로토콜에 따라 디코드하고, 이 디코드에 의하여 얻은 화상 데이터를 표시 제어부(6)를 경유하여 스태틱 랜덤 액세스 메모리(SRAM)(7)에 기록한다.

표시 제어부(6)는 음극선과(CRT)(9)의 표시 타이밍에 따라 SRAM(7)로부터 코드면과 포토면의 화상 데이터를 독출한다. 이 화상 데이터를(CRT)(9)에 송출하는 경우에는 이것을 1화면의 화상 데이터에 합성하는 동시에 R.G.B 신호를 변환하여 CRT(9)에 공급한다. 또 한편 CRT(9)의 표시 타이밍에 따라 SRAM(7)로부터 독출한 화상 데이터를 2차 방식의 액정 표시기(이하, LCD로 호칭)(10)에 송출할 경우에는 표시 제어장치(6)는 그 화상 데이터중 코드면, 포토면의 도트패턴 데이터를 2치 방식의 LCD 용의 데이터로 변환합성하여 다이나믹 랜덤 액세스 메모리(DRAM)(8)에 기록한다. 이때 DRAM(8)에 대한 데이터의 기록은 LCD(10)의 표시 타이밍과는 비동기로 사이클스튤을 사용하여 실시된다. 한편 표시 제어부(6)는 LCD(10)의 표시 타이밍에 따라 DRAM(8)로부터 2치 방식의 LCD용의 표시 데이터를 독출하여 디코드 한후 LCD(10)에 공급한다.

또, 도면중(4)는 비디오 텍스 단말장치용의 시스템 소프트웨어를 격납해 놓은 판독 전용 기억장치(ROM)이고, (5)는 외부의 상용전원으로부터 상기 각부(1-10)의 구동용으로서 각종 직류 전원을 만들어 내는 직류 전원부이다.

이상의 설명과 같이 본 실시예에서는 소프트웨어적으로는 화상 데이터 SRAM(7)에 기록하는 것만으로 CRT(9) 및 LCD(10)의 어느 것에나 표시 데이터를 공급할 수 있고, 소프트웨어의 부담은 증가하지 않는다.

다음에 제 2도를 참조하면서 표시 제어부(6)의 구성을 상세히 설명한다.

이 제 2도의 도시와 같이 표시 제어부(6)는 기능적을 대별해서

,

의 5개 부분으로 구성된다.

의 부분은 타이밍 발생이다. 이 타이밍 발생부

는 기본 타이밍 신호를 만들어내는 기본 타이밍 발생부 A-1과, CRT(9)용의 수평동기신호(A.SYNC)나 동기 신호(V.SYNC)등의 각종 타이밍 신호를 발생하는 H신호 발생부 A-2와, V신호 발생부 A-3에 의하여 구성된다.

기본 타이밍 발생부 A-1은 CRT(9) 및 LCD(10)의 양표시 장치의 기본 타이밍 신호를 발생하는 부분이고, 그 상세는 제3도의 도시와 같이 구성된다. 즉 기본 클럭 CP를 입력하는 8비트의 시프트 레지스터(la)와 AND회로(1c)로 구성되는 링카운터(1b)와 표시 제어장치의 외부 및 내부에 각 종류의 타이밍 신호를 출력하는 디코더(2a)로 구성된다.

의 부분은 SRAM(7)의 어드레서를 발생하는 어드레스 발생부이다. 이 어드레스 발생부

는 표시 화면의 세로 방향의 어드레스를 발생하는 Y 어드레스 발생부 B-1과, CPU(3)가 SRAM(7)에서 데이터를 기록할 경우 또는 SRAM(7)에서 데이터를 독출하는 경우의 CPU(3)의 어드레스 A0-A16을 래치하는 CPU어드레스 래치부 B-2와, 각 데이터의 어드레스를 시분할로 출력하는 어드레스 스위치부 B-3으로 구성된다.

Y 어드레스 B-1은 코드면과 포토면의 Y 어드레스를 개별적으로 출력한다. 이것은 비디오 텍스 시스템에서는 포토면을 세로로 스크롤하기 위한 것이다. 또 가로방향의 어드레스인 X 어드레스는 타이밍 발생부

의 H신호 발생부 A-2로부터 어드레스 스위치부 B-3에 공급된다.

여기에서 비디오 텍스 시스템에 필요한 화상 테이터는 코드면의 도트패텬 데이터(DP1),전경색(前景色) 데이터(FG1), 배경색 데이터(BG1), 프레싱 데이터(DA1)와 포토면의 도트패턴 데이터(DP2) 전경색 데이터(FG2), 배경색 데이터(BG2), 프레싱 데이타(DA2) 또 후기하는 것과 같이 LCD(10)에 표시하는 데이터의 코드면과 포토면의 경계를 정하기 위하여 현 라인의 앞뒤 라인의 코드면의 도트패턴 데이터(DP1B,DP1) 및 프레싱 데이터(DA1B,DA1A)가 필요해진다. 따라서 표시 제어부(6)는 SRAM(7)에서 도합 12종류의 데이터를 LCD(10)에의 표시를 위하여 독출되어야 한다. 또 CPU(3)로부터 SRAM(7)에의 액세스 기간도 소정 주기로 필요해진다.

그런데 LCD(10)로서 640X400화소의 것을 생각하면 이 LCD(10)는 배밀 표시가 가능하다. 그러나 배밀표시에서의 화소수는 496X408 화소이므로 세로 방향의 화소수가 8화소 부족하다. 이 부족분은 후출하는 바와같이 해더부의 화소수를 캡턴방식의 일반적인 24화소가 아니고, 16화소로 함으로서 보상 할 수 있다. 따라서 본 실시예는 비디오 텍스 시스템에 랭크 ②에 적합하는 배밀 표시를 실행하는 경우에 대해서 생각한다. 배밀 표시의 CRT(10)로서 NTSC방식의 2배의 주파수인 더블 스캔 모니터를 생각하면 표시 제어 클럭(기본 클럭) CP의 주파수는 (32/5).fas(약 43nsec)가 된다. SRAM(7)로서는 액세스 타입의 85asec의 것이 시판되고 있으므로 이것을 사용하는 것을 생각하면 1개의 데이터의 액세스 기간을 기본 클럭 CP의 2펄스분의 기간(약 87nsec)으로 하면 된다. 메모리를 효율적으로 이용하기 위해서는 이들 데이터를 시분할로 독출할 필요가 있다. 표시 데이터가 12종류 필요한 이외에 CPU(3)의 액세스 기간을 고려하고, 또한 기본 클럭 CP의 2펄스분의 액세스 기간을 형성하고자 하면 SRAM(7)에 접속된 데이터 버스(MD9-31)를 32비트 버스로 하는 것이 가장 적합하다.

제 4도 A,B에 32비트 데이터 버스로 했을때의 SRAM(7)에 대한 기본 사이클의 관계를 도시한다. 이 제 4도 B의 SRAM 어드레스에 있어서 ACC는 CPU(3)가 SRAM(7)를 액세스하기 위한 어드레스가 출력되고 있는 기간(이하 ACC기간으로 기재)이고, DA1B,DA1,DA2,… 등은 각각 코드면, 포토면의 각 데이터에 대한 어드레스가 출력되고 있는 기간이다. 또 SRAM(7)의 기본 사이클은 기본 타이밍 발생균 A-1로 만들어지는 기본 주기 4개분으로 구성된다. 또 더블 스캔 모드에서는 1수평주기는 기본 클럭 CP의 28펄스분의 주기가 된다. 따라서 1수평주기는 기본주기 91개분으로 구성된다.

제2도의

의 부분은 CPU(3)가 SRAM(7)에 데이터를 기록할 때, 또는 SRAM(7)로부터 데이터를 독출할때의 액세스제어를 하는 부분과, 표시화면의 소거를 하드웨어로 실시하는 부분으로 구성되는 액세스/소거부이다. 여기에서 화면 소거제어부 C-1은 표시화면의 소거를 제어하는 부분이고 CPU(3)로부터 코드면, 포토면 등의 프레임의 소거 명령이 부여되면 표시 화면의 소거를 개시한다. 이 화면 소거 제어는 어드레스 발생부

에서 출력되는 표시 어드레스를 이용하여 실시된다. 화면 소거 제어부 C-1은 어드레스 발생부

가 각 데이터의 표시 어드레스를 출력하고 있을 때, 데이터 변환부 C-2를 구동하여 소거 데이터를 SRAM의 데이터 버스(MD_0-31)상에 출력하는 동시에 SRAM액세스 제어와 WAIT제어부 C-5를 구동해서 라이트 펄스(WE-_0-3)를 출력한다.

다음에 라이트 데이터 레지스터 C-3은 CPU(3)로부터 SRAM(7)에 데이터를 기록할때에 그 라이트 데이터를 간직해 놓는 레지스터이다. 이 라이트 데이터 레지스터 C-3에 CPU 데이터 펄스(D_0-7)를 개재하여 라이트 데이터가 세트되면 이 데이터는 제4도 B에 도시하는 ACC 기간에 SRAM(7) 데이터 버스(MD_0-31)를 개재하여 SRAM(7)에 기록된다. 이 경우의 라이트 펄스는 SRAM 액세스 제어와 WAIT 제어부 C-5에서 출력된다.(WE_0-3)

또 SRAM(7)의 어드레스의 지정은 CPU 어드레스 래치부 B-2에 래치된 CPU어드레스를 ACC기간에 SRAM 어드레스 버스(MA_0-4)에 출력하므로써 이루어진다. 리드 데이터 레지스터 C-4는 CPU(3)가 SRAM(7)로부터 데이터를 독출할때에 이 리드 데이터를 격납하는 레지스터이다.

SRAM 액세스 제어와 WAIT 제어부 C-5는 SRAM(7)에의 데이터의 기록이나 SRAM(7)로부터의 데이터의 독출을 제어하는 부분이다. 이 SRAM(7) 액세스 제어와 WAIT 제어부 C-5는 CPU(3)에서 출력되는 각종 제어신호, 예를들면 클럭 CPU CK10영역과 메모리영역의 식변신호 10-

, 리드신호

, 라이트 신호

및 SRAM(7)의 어드레스 공간을 표시하는 신호 RAMCS를 받아 CPU(3)에 의한 SRAM(7)의 액세스를 검출하고 SRAM(7)의 액세스가 소정의 ACC 기간에 이루어지도록 CPU(3)에 READY 신호를 공급하고, WAIT를 건다. 또 이 SRAM(7)의 액세스 제어와 WAIT 제어부 C-5로부터는 SRAM(7)에 공급하는 4개의 라이트신호

로 출력된다.

의 부분은 SRAM(7)로부터 독출한 포토면과 코드면의 2화면분의 화상 데이터를 디코드 하고, 이것을 1화면분의 화상 데이터로 합성하는 동시에 R.G.B 신호로 변환하는 디코더부이다. 최종적으로 R.G.B 신호는 컬러루크업 테이블 RAM(이하 LUT RAM) D-7에 의하여 각 4비트의 디지털 데이터 R_0→3, G_0→3, B_0→3로서 출력된후, 도시를 생략한 D/A 변환부에서 D/A 변환되어 아날로그 신호로서 CRT(9)에 공급된다.

여기에서, RGBC 디코더 D-1은 코드면의 RGB 디코더로 CPU(3)에 의하여 SRAM(7)로부터 SRAM텐터 버스 MD_0→31에 독출된 DP1,DA1,FG1,BG1을 디코드하고, 4비트의 엔트리 어드레스를 LUT 제어부 D-4 에 공급한다. 이 디코더 D-1 은 엔트리 어드레스의 공급과 동시에 코드면의 도트 패턴 데이터 DP1(현 라인분)을 LCD 데이터 변환부 D-3에 출력한다. RGBP 디코더 D-2는 포토면의 RGB 디코더이고, CPU(3)에 의하여 SRAM(7)로부터 SRAM 데이터 버스 MD_0→31에 독출된 DP2,DA2,FG2,BG2을 디코드하고, 4비트의 엔트리어드레스를 LUT 제어부 D-4 에 공급한다. 이 디코드 D-2 는 엔트리어드레스의 공급과 동시에 포토면의 도프패턴 데이터 DP2(현 라인분)를 LCD 데이터 변환부 C-3에 공급한다.

CTRP 레지스터 D-5, PTRP 레지스터 D-6은 엔트리 어드레스의 어느 어드레스가 트랜스페어렌트(투명)가 되는지를 지정하는 레지스터로 CPU(3) 데이터버스 D_9-7을 개재하여 CPU(3)에서 공급되는 각각 코드면, 포토면의 트랜스 페어렌트 데이터를 격납해 놓는다. 디코더 D-1, D-2에서의 엔트리어드레스, 레지스터 D-5, D-6으로부터의 트렌스 페어렌트 데이터는 LUT 제어부 D-4에 주어진다. LUT 제어부 D-4는 이 입력 데이터에 따라 코드면 및 포토면의 트렌스페어 렌트를 소정의 우선 순위에 따라 판정하고, 코도면, 포토면의 4비트의 엔트리어드레스를 택일적으로 LUTRAM D-7에 공급한다. 즉 코드면이 트랜스페어렌트가 아니면 코드면의 엔트리 어드레스를 선택하고, 코드면이 트렌스페어렌트이면 포토면의 엔트리 어드레스를 선택하는 것이다.

이 LUTRAM D-7로부터는 엔트리 어드레스에 대응하는 R, G, B 데이터(각 4비트)가 출력된다. 이 R, G, B 데이터는 스위치부 D-10에서 래스터색을 표시하는 R, G, B 데이터와 택일적으로 선택되어 BLK 변환부 D-11에 공급된다. LUTRAM D-7로부터의 R, G, B 데이터와 래스터 색을 표시하는 R, G, B 데이터를 택일적으로 선택하기 위한 스위치 신호는 LUT 제어부 D-4로부터 출력된다. 이 스위치 신호에 의하여 스위치부 D-10은 코드면 및 포토면에 다같이 트랜스페어렌트일때나, 표시영역 밖일때에 래스터색의 R,G,B 데이터를 선택하도록 제어된다.

마지막으로, BLK 변환부 D-11은 블랭킹시 R,G,B데이터가 올 ＂O＂가 되도록 변환하고 R₀→3, G₀→3, B₀→3으로서 출력한다. LUT 데이터 레지스터 D-8은 CPU(3)가 LUTRAM D-7에 데이터를 기록할때에 기록데이터를 세트하는 레지스터이다. 래스터색 레지스터 D-9는 표시영역밖의 래스터의 R,G,B 데이터(각 4 비트)를 격납해 놓는 레지스터이다.

LCD 데이터 변환부 D-3은 CRT9에 화상을 표시하기 위하여 SRAM7로부터 독출한 코드면의 도트패턴 데이터와 포토면의 도트패턴 데이터로부터 LCD(10)용의 표시 데이터를 만들어내는 부분이다. 지금, LCD(10)로서는 ON/OFF의 2치상태를 가지는 LCD를 대상으로 하고 있다. 따라서 비디오 텍스 시스템과 같은 2개의 프레임을 가지는 시스템의 표시데이터를 2치 방식의 LCD(10)에 표시하기 위해서는 2치 방식에 적합한 데이터로 변환하는 처리가 필요해진다. 또 비디 텍스 시스템은 화소정보인 도트패턴 데이터 이외에 색 데이터를 가지고 있다. 그러나 비디오 텍스 시스템이 정보를 수신하는 시스템인 것을 고려하면 각 프레임(코드면과 포토면)의 도트패턴에 데이터 만으로 정보의 표시가 가능하다. 따라서 나머지는 2개의 프레임의 데이터의 식별을 생각하면 된다.

제5c도, 제5a도에 도시하는 예의 코드면의 도트패턴 데이터와 제5b도에 도시하는 예의 포토면의 도트패턴 데이터와의 OR논리를 취한 경우의 도트패턴을 도시한다. 이 예로서 알수 있는 바와같이 단순히 코드면과 포토면과의 2개의 데이터의 OR논리를 취하면 2개의 데이터를 식별할 수가 없다. 그러므로 이 실시예에서는 제5d도의 도시와 같이 코드면의 도트패턴의 테두리를 하므로써 2개의 데이터를 식별할 수 있도록 한 것이다. 즉 제5도 D는 코드면의 도트패턴 데이터의 주변에 1도트의 불랭크영역을 형성하고, 그 부분의 포토면의 도트패턴 데이터를 마스크하고, 또 코드면의 도트패턴 데이터와의 OR논리를 취하도록 한 것이다. 따라서 코드면과 포토면의 데이터의 경계에 1도트의 블랭크 영역이 형성되고, 2개의 데이터의 식별이 가능해진다.

제6도에 LCD 데이터 변환부 D-3의 구체적 구성을 도시한다. 현 라인에 대하여 상하의 라인의 코드면의 도트패턴 데이터 DP1B,DP1A가 제4도 B에 도시하는 타이밍으로 SRAM(7)에서 독출되어 각각 래치회로(4b, 2b,3b,1b)에 래치된다. 각 래치데이터는 다음단의 스위치회로 5b,6b,7b,8b에서 32비트 데이터로부터 미니블록(4도트X4도트) 단위의 4비트 데이터로 변환된다. 이 변환 출력중, 각 도트패턴데이터 DP1A,DP1B는 각각 4비트 시프트레지스터(10b,12b)에 공급된다.

플러싱제어부(9b,11b)는 플러싱데이터 DA1B,DA1B 및 플러싱펄스에 따라 4비트 시프트레지스터(10b,12b)에 대한 로드펄스(LD2)의 공급을 제어한다. 16비트 시프트레지스터(13b)는 1라인전의 도프패턴 데이터 DP1B와 1라인 후의 도프패턴 데이터 DP1A의 동기를 취하여 독출 타이밍의 미스로 인한 데이터의 어긋남을 보정한다.

제6도에 있어서, 파선으로 테두리한 부분은 코드면의 도트패턴 데이터의 주변의 1도트분의 데이터를 블랭크 데이터로 하고, 포토면의 도트패턴 데이터를 마스크하여, 또 코드면의 도트패널 데이터와의 OR 논리를 취하는 부분이다.

제7도에 코드면의 도프패턴 데이터 ⑤의 주변의 1도트를 블랭크 데이터로 하고, 도트면의 도트패턴 데이터를 마스크 하는 예를 도시한다. 도트면의 현 라인의 소정도트의 도트패턴 데이터 ⑤에 대하여 그 주변의 8화소의 부분에 코드면의 도트패턴 데이터가 조재하면 (휘도가 존재하면), 포토면의 도프패턴데이터 ⑤가 마스크되는 것을 의미한다. 즉, 제7도의 ①, ②, ③, ④, ⑤, ⑥, ⑦, ⑧, ⑨의 각 부분에 1개라도 코드면의 도프패턴 데이터가 존재하면 포토면의 도프패턴 데이터 ⑤가 마스크된다. 따라서 코드면의 도프패턴 데이터로서는 현 라인과 그 상하의 라인의 합계 3라인분의 도프패턴 데이터를 독출할 필요가 있다.

제6도의 파선부분의 D 플립플롭 회로(14b,15b,16b,17b,18b,19b,20b,21b,22b)는 제7도의 ①, ②, ③, ④, ⑤, ⑥, ⑦, ⑧, ⑨의 9화소분의 데이터를 래치하는 것이다. 8입력 NOR회로(23b)는 제7도의 ①, ②, ③, ④, ⑤, ⑥, ⑦, ⑧, ⑨의 각 화소에 도트패턴 데이터가 존재하는지의 여부를 판정한다. 이 판정 결과에 따라서 2입력 OR회로(24b)포토면의 도프패턴 데이터를 마스크한다. 2입력 OR 회로(25b)는 이 마스크 출력과 코드면의 도트패턴 데이터와의 OR 논리를 취한다.

이와같이 합성된 데이터는 32비트시프트레지스터(26b) 및 32비트레지스터(27b)에서 32비트 데이터로 변환된다. 이 32비트 데이터는 스위치회로(28)에 의하여 16비트 데이터에 시분할되고, DRAM(8)의 데이터 버스 DMD₀→15에 공급된다. 이 16비트 데이터를 DRAM(8)에 기록하는 동작은 제2도의

의 부분에서 실시된다.

또, 현 라인의 상하의 라인의 도프패턴 데이터 DP1B, DP1A의 프레싱 제어를 실시하지 않으면 프레싱 상태(명밀 상태)에 다라 테두리 상태를 변경시키기 위한 것이다.

즉, 이들 도프페턴 데이터 DP1B, DP1A에 대하여 프레싱 제어를 실시하지 않으면 프레싱이 없어진 상태시에도 테두리가 이루어진다. 이 결과, 제5a도-제5d도에 예에 따라 설명하면 프레싱이 멸(꺼진)상태시에 제5d도로부터 제5a도의 패턴(A)를 삭제한 형상의 화상이 얻어진다. 이것에 대하여 본 실시예와 같이 도트패턴 데이터 DP1B, DP1A에 대하여 프레싱 제어를 실시하면 프레싱이 멸상태시에는 테두라기 안되므로 제5c도에 제5a도의 패턴(A)만에 대한 부분을 삭제한 상태, 즉 제5b도에 도시하는 본래 표시해야할 화상이 얻어진다.

또, 제6도에는 도시를 생략했으나, 코드면이나 포토면에서의 현 라인의 도프패턴 데이터 DP1, DP2에 대해서도 프레싱 제어가 실행되는 것은 물론이다.

여기에서 제6도의 프레싱 제어부(9b)의 구성 및 동작을 제8도 및 제9a도-제9c도를 참조하면서 설명한다. 또 프레싱 제어부(11b)도 동일한 구성, 동작을 가지므로 설명을 생략한다.

제8도는 프레싱 제어부(9b)의 구성을 도시하는 회로도이고, 제9a도-제9c도는 제8도의 동작을 설명하는 타이밍도이다.

제8도에 있어서 스위치 회로(5b)로부터는 상기와 같이 4비트의 프레싱 데이터 DA1A가 출력된다. 여기에서 이 프레싱 데이터 DA1A의 비트를 D₃,D₂,D₁,D₀로 표시한다면 상위 2비트의 데이터 D₃,D₂가 프레싱 제어에 사용된다. 즉 최상위 비트 데이터 D₃은 프레싱을 하는지 안하는지 여부를 지정하는 데이터이고, 프레싱을 실시하지 않는 경우에는 ＂1＂, 실시할 경우는 ＂0＂이 된다. 비트 데이터 D2는 정상 프레싱을 실시하거나, 역상 프레싱을 실시하느냐를 지정하는 데이터이고, 정상 프레싱을 실시할 경우는 ＂0＂, 역상 프레싱을 실시할 경우는 ＂1＂이 된다.

이와 같은 비트 데이터 D3,D2는 프레싱 제어부 9b에 설치한 타이밍을 맞추기위한 플립플롭 회로 1C,2C를 통하여 각각 OR회로 3C, exclusive OR회로 4C로 공급된다.

지금, 비트 데이터 D₃가 ＂1＂이라한다면, OR 회로 3C의 출력은 항상 ＂1＂이 된다. 따라서, 로드펄스 LD1은 AND회로 5C를 통하여 그대로 4비트시프트레지스터 10b로 공급된다. 이것에 의하여 스위치 회로 6b에서 출력되는 4비트의 1도프패턴 데이터 DP1A가 시프트레지스터 10b에 로드된다. 그리고, 이 데이터는 제 9 도 A에 보이는 시프트 클럭(표시제어클럭)에 따라서 1비트씩 시리얼에 출력된다.

이와같이, 비트 데이터 D₃가 ＂1＂의 경우는 X-OR(배타적 OR)회로 4C에 공급되는 프레싱 펄스에 관계없이, 로드펄스 LD1이 그대로 시프트 레지스터 10b에 공급되므로, 프레싱되지 않는다.

다음에 비트 데이터 D₃,D₂가 모두 ＂0＂인 경우는, 프레싱 펄스가 그대로 X-OR회로 4C와 OR회로 3C를 통하여 AND회로 5C에 주어진다. 따라서, 이 경우는, 로드펄스 LD1는, 프레싱 펄스가 ＂1＂인때만, AND회로 5C를 통과한다. 프레싱 펄스가 ＂0＂인때에는, AND회로 5C로부터는 로드펄스 LD1가 저지된다. 이것에 의하여, 프레싱 펄스가 ＂1＂인 때에는 도프패턴 데이터 DP1A가 4비트 시프트레지스터 10b에 로드되고, 시리얼 데이터로 변환된다. 한편, 프레싱 펄스가 ＂0＂인대는, 4비트 시프트 레지스터(10)에 도트패턴 데이터 DP1A가 로드되지 않으므로, 이 시프트레지스터 10b에서는 ＂0＂이 시프트된다. 이것에 의하여, 스위치 회로(6b)에서 출력되는 도트패턴 데이터 DP1A는 결과적으로 마스크 되게된다.

이와같이, 비트 데이터 D₃,D₂가 모두 ＂0＂인경우는 프레싱 펄스가 ＂1＂인때, 프레싱이 명상태가되고 프레싱 펄스가 ＂0＂인때, 프레싱이 멸상태가 되는 정상 프레싱 상태가 얻어진다.

또한, 프레싱 펄스는, 예컨대, 주기 1초, 듀티 1 : 1의 펄스에 설정되어 있다. 따라서, 프레싱에서의 명상태와 멸상태는, 0.5초 마다 바뀌게 된다.

최후로, 비트 데이터 D₃,D₂가 각각 ＂0＂, ＂1＂인 경우는 X-OR회로(4e)가 인버터로서 동작하므로, 프레싱 펄스가 반전된다. 따라서, 이 경우는 프레싱 펄스가 ＂1＂인때는 4비트 시프트레지스터 10b에 로드펄스 LD1이 주어지지 않고 ＂0＂인때에 주어진다. 이것에 의하여 프레싱 펄스가 ＂1＂인때, 프레싱이 멸상태가 되고 ＂0＂인때 프레싱이 명상태로 되는 역상 프레싱 상태가 얻어진다.

또, 로드펄스 LD1 및 플립플롭 회로 1C,2C의 래치펄스 LP1은, 제9도 B,C에 보이는 바와같이 시프트클럭의 4주기마다 출력된다.

이상 프레싱 제어부(9b)의 구성에 대하여 설명하였으나, 또 한쪽의 프레싱 제어부(11b)도 같은 구성이므로 여기서는 설명을 생략한다.

제2도의

의 부분은 DRAM8의 제어 전반을 행하는 DRAM 제어부이다. LX 카운터 E-1,LY 카운터 E-2는 LCD(10)를 구동하기 위하여 필요한 각종 제어신호를 만들어 내기위한 카운터이다. 여기서, LCD(10)에의 인터페이스에 대하여 간단하게 설명한다. 640X400화소의 LCD(10)는, 통상 제10도에 도시한 바와 같이 2 분할 구동된다. 즉, 세로 방향의 400화소는 상하 방향으로 200화소씩 분할되고, 상측의 640X200화소에는 4비트 데이터 UD₀→3,LD₀→3 및 클럭펄스 SCP,LCD10의 가로 방향 동기신호 LP, 세로방향 동기신호 FP의 타이밍도를 제11도(A-F)에 도시한다. LCD10의 프레임 주기는 70Hz정도가 표준이다. 이것보다 늦으면 플러그가 두르러지고, 이것보다 극단적으로 빠르면 액정의 응답속도를 넘어버린다.

이 실시예에서는, 기본클럭은(32/5). fsc(22.9MHz)이다. 여기서 기본주기(32/5).fsc의 8클럭분을 클럭펄스 SCP의 주기로 하고, 1수평주기를 630화소가 아닌 768화소로 하면, 가로방향 1주기신호 LP의 주기는 약 14,915KHz가 된다. 또, 이 가로방향 동기신호 LP의 200라인분으로 세로방향 동기신호 FP가 되므로, 세로 방향 동기신호 FP의 주기는 74.57Hz가 되고, 70Hz에 가까운 값이 된다. 이상의 점에서, 기본주기를 최소단위로 하면, LX 카운터 E-1은 192진의 카운터로 구성된다. LY 카운터 E-2는 200진의 카운터로 구성되는데 전술한 바와같이 LCD10에 있어서의 헤더영역은 24라인은 아니고, 10라인으로 하므로, LY 카운터 E-2는 8-207의 카운터를 행하는 200진의 카운터로 한다. 이렇게 하므로써 헤더영역이 8-23, 표시영역이 24-207이 되고, LCD10에 표시 어드레스가 CRT9에 표시하는 표시 어드레스와 일치하여 편리하다.

DRAM 어드레스 제어부와 LCD 제어부 E-3은 DRAM8에의 어드레스를 발생하는 부분과, LCD10에의 제어 신호를 만들어내는 부분으로 구성된다. LCD10에의 제어신호로서는 전술한 가로 및 세로방향 동기신호 LP와 FP가 있고, 이들은 LX카운터 E-1과 LY 카운터 E-2의 값을 데코드함으로써 만들어진다. DRAM8에의 어드레스는 SRAM7에서 독출하여 합성한 도트패턴 데이터를 DRAM9에 기입 할때의 어드레스와, CPU3이 DRAM8에 데이터를 기입할때의 액세스용의 어드레스로 구성된다. SRAM(7)에서 DRAM(8)으로의 기입 어드레스는, 어드레스 스위치부 B-3에서 DRAM 어드레스 제어부 및 LCD 제어부 E-3로 공급된다. 액세스용의 어드레스는, DRAM 액세스 제어부 E-4에서 DRAM 어드레스 제어부 및 LCD 제어부 E-3에 공급된다. 표시용의 어드레스는 LX 카운터 E-1, LY 카운터 E-2에서 DRAM 어드레스 제어부 및 LCD 제어부 E-3로 공급된다.

DRAM(8)의 어드레스 타이밍 및

신호,

신호의 타이밍을 제12a도-제12e도에 도시한다. 제12b도의 CPU 액세스 기간은, CPU(3)가 ERAM(8)에 데이터를 기입하든가, DRAM(8)에서 데이터를 판독하기 위한 기간으로서, 이 기간에서는 CPU(3)로부터의 어드레스가 DRAM 액세스 제어부 E-4에서 래치 되고, DRAM 어드레스 제어부 및 LCD 제어부 E-3에 공급된다. 또, CPU(3)에서 DRAM(8)에의 데이터의 기입은 8비트 단위로 행해지고, 8비트 데이터가 어드레스에 따라 DRAM 데이터 버스 DMD₀→7 또는 DMD₈→15에 출력된다.이때 동시에, DRAM(8)에의 라이트 펄스

,

가 어드레스에 대응하여 액티브 상태로 된다.

은 DRAM 액세서 제어부 E-4에서 출력된다. LCD 데이터 라이드 기간은 2회 연속하여 존재한다. CPU(3)에 의하여 LCD 데이터 변환부 D-3의 처리가 완료한 것을 검출하면, 이 기간중에 DRAM(8)에 데이터가 기입된다. 이 기간에 LCD 데이터 변환부 D-3에서 만들어진 32비트 데이터가, 16비트 단위로 2개로 시분활되어, DRAM 데이터 버스 DMD_0→15에 출력된다. 이때의 기입 어드레스가 어드레스 스위치부 B-3에서 DRAM 어들데스 제어부 및 LCD 제어부 E-3로 공급되고, 제10도에 도시한 타이밍으로, 로우 어드레스, 코럼 어드레스로서 DRAM 어드레스버스 DMD_0→8에 출력된다.

동시에 라이트 펄스

가 모두 액티브 상태로 된다. 또, 이 기간에 데이터의 기입의 자동적으로 행해지는 것을 헤더부를 제외한 표시영역의 데이터가 LCD 변환부 D-3에서 처리되는 기간뿐이다. 헤더부의 데이터는 CPU(3)가 직접 DRAM(8)에 기입한다.

CPU 데이터 리드 기간은, LCD(10)에 데이터를 표시하기 위하여, DRAM(8)에서 데이터를 표시하기 위하여, LCD(8)에서 데이터를 독출하는 기간이다. 다만, LCD(10)에는 상하 2분할 한 데이터를 동시에 부여 할 필요가 있기 때문에, 이 기간에 16비트 데이터를 2개 독출할 필요가 있다. 이 때문에, 이 실시예에서는, DRAM(8)의 스태틱 컬럼모드를 이용하고 있다. 즉, 컬럼 어드레스로서 세로방향의 어드레스(LY 카운터 E-2의 값)를 공급하고, 최초의 커럼 어드레스로서는 8-207라인의 어드레스를 공급하고, 다으므이 커럼 어드레스로서는, 8-207에 200을 오프세트한 208-407의 라인 어드레스를 공급하고 있다. 따라서, 로드 어드레스와 최초의 컬럼 어드레스에서 LCD(10)의 상반분의 데이터를 독출하고, 두 번째의 컬럼어드레스에서 LCD(10)의 하반분의 데이터를 독출하고 있다. 이들 16비트의 각 데이터는, LCD 데이터 처리부 E-5에 주어지고, 4비트 단위의 데이터 UD₀→3, LD₀→3로 변환된후, LCD(10)에 공급된다.

또, SRAM(7)에서 DRAM(8)에의 데이터의 기록은, LCD데이터 변환부 D-3에서 처리된 32비트 데이터가, 클럭(32/5).fsc의 32주기중에 행해지기 때문에. 데이터를 잘못 쓰는 일은 발생하지 않는다.

이상 기술한 바와같이 이 실시예는 표시할 화상 데이터를 처리하는 CPU(3)와, CRT(9)용의 화상 데이터를 격납하는 SRAM(7)과, 2치방식 LCD(10)용의 화상데이터를 격납하는 DRAM(8)과, SRAM(7), DRAM(8)을 부분적으로 관련시켜서 제어하는 표시제어부(6)를 설치한다. 표시 제어부(6)는 CRT(9)의 표시 제어에 관하여는 , 보내온 화상 데이터를 CPU(3) 에 의하여 CRT(9)용의 데이터로 변환한 것을 격납한후, SRAM(7)에 기록하고, 이 SRAM(7)에 기록된 데이터를 CRT(9)의 표시 타이밍에 동기하여 독출하도록 한것이다. 한편, 표시제어부(6)는 LCD(10)의 표시제어에 관하여는, CRT(9)에 표시하기 위하여, SRAM(7)에서 독출된 화상 데이터를 그 독출타이밍에 동기하여 LCD(10)용의 데이터로 변환하고, 이것을 SRAM(7)의 독출 어드레스에 따라서, DRAM(8)에 기록하고, 이것을 LCD(10)의 표시타이밍에 동기하여 독출하도록 한 것이다.

이와 같은 구성에 의하며, CRT(9)와 LCD(10)을 위하여 표시의 제어부는, 양자에 대하여 개별적으로 설치할 필요는 없고, 많은 부분을 공통된 구성으로 할 수 있으므로, 소프트웨어의 번잡화 및 하드웨어의 증대가 방지된다.

즉, 우선 소프트웨어의 번잡화의 방지에 대하여 말하면, 이 실시예에서는, 보내온 화상데이터를 처리하는 CPU(3)는 CRT(9)용의 데이터 변환처리만을 시행하면 된다. 따라서, CPU(3)의 소프트웨어로서는 , 종래와 같이 CRT 혹은 액티브 매트릭스 방식의 LCD를 제어하는 표시 제어장치의 소프트웨어를 이용할 수 있으므로 소프트웨어가 번잡화되는 일이 없다.

다음에 하드웨어의 증대가 방지되있는 상황을 구체적으로 들면, 다음 4가지를 들수 있다.

Ⅰ. SRAM(7)의 표시용 독출 어드레스를 DRAM(8)의 기록 어드레스로서 사용하고 있으므로, 이 LCD(10)측의 기록 어드레스 발생수단이 불필요하게 되어 있다. Ⅱ . CPU(3)는 CRT(9)측의 데이터 변환처리를 행하기 때문에 이 데이터 변환처리 상태를 감시하는 부분의 CRT(10)측에만 설치되어 있다. Ⅲ. SRAM(7)의 독출 데이터가 DRAM(8)에 기록되므로, 화상 메모리에 격납되어 있는 화상 데이터를 표시 화면상에서 소거할 경우, SRAM(7)의 화상 데이터를 소거하도록 하고 있기 때문에, 결과적으로 DRAM(8)의 격납데이터를 소거하는 것과 동등 하게된다. 따라서 하드웨어 소거부 C-1을 CRT(9)측에만 설치한 구성으로 하고 있다. V.SRAM(7)과 DRAM(8)을 액세스 하기 위한 기본주기를 동등하게 하고 있으므로, DRAM(8)에 대한 데이터를 잘못쓰는 것을 방지하기 위한 버퍼 회로등이 불 필요하게 되어있다.

또, 이 실시예는, SRAM(7)에서 독출된 데이터를 DRAM(8)에 기록할 때. 우선 코드면에 관하여는 소정의 표시도트 및 이에 인접하는 주위의 표시 도트에 있어서의 도트패턴 데이터(제7도의 ①, ②, ③, ④, ⑤, ⑥, ⑦, ⑧, ⑨)를 독출하고, 포트면에 관하여는, 소정의 표시도트에 있어서의 도트페턴 데이터(제7도의 ①, ②, ③, ④, ⑤, ⑥, ⑦, ⑧, ⑨)를 독출하고, 다음에, 코드면에서의 대응하는 표시 도트의 주위의 표시 도트의 도트패턴 데이터 (제7도의 ①, ②, ③, ④, ⑤, ⑥, ⑦, ⑧, ⑨)가 휘도를 가지는지 여부를 판정하고, 휘도를 지니면, 포트면의 소정 도트의 도트패턴 데이터 (제7도의 ⑤)를 마스크하고, 이 마스크 출력과 코드면에서의 대응하는 표시 도트의 도트패턴데이터 (제7도의 ⑤)를 합성 하도록 하고 있다.

상기 구성에 의하면, 코드면에서의 도트패턴의 주위에 있어서의 포트에서, 면의 도트패턴 데이터가 마스크되므로 커드면과 포트면과를 겹쳐서 표시하는데도 불구하고, 양자의 식별이 가능하게 된다.

또, 이 경우, 코드면의 소정라인의 상하의 라인의 도프패턴 데이터 DP1B,DP1A(제 7 도의 ①,②,③,④,⑤,⑥,⑦,⑧,⑨)에 관하여도, 프레싱 제어를 행하도록 되어있으므로, 프레싱시에 테두리 만드는데 수반하는 결함이 생기지 않는다. 예컨대, 프레싱이 멸상태인때에도, 잘못하여 테두리 만들기가 이루어지므로써, 제5d도의 화상에서 한쪽면의 (A)가 빠져나온 것과 같은 화상이 되는 것을 방지할 수 있고, 제5b도에 도시한 바와같은 본래의 화상을 복원할 수 있다.

이상 본 발명의 일실시예를 상세하게 설명하였으나 본 발명은 이와같은 실시예에 한정되는 것은 아니다.

예컨대, 앞서의 실시예에서는, CRT(9)로서 더블캔 모니터를 사용하는 경우를 설명하였으나, 본 발명에서는, 퍼스널 컴퓨터등에 사용되고 있는 1H : 24KHz 모니터를 사용하는 것도 가능함은 물론이다. 이 경우에는, LCD(10)의 가로방향 동기신호 LP를 640화소 대응하면되고, 세로방향 동기신호 FP도 70Hz정도가 된다.

또 앞서의 실시예에서는, 화상 메모리로서 SRAM(7), DRAM(8)을 사용하는 경우는 설명하였으나, 이밖의 메모리를 사용해도 됨은 물론이다.

또 앞서의 실시예에서는, 비디오 텍스 시스템에 본 발명을 적용할 경우를 설명하였으나, 본 발명은 이밖의 시스템의 표시 제어장치에도 적용이 가능함도 물론이다.

이상 기술한 바와같이 본 발명은 취급하는 화상 데이터의 형태나 구동방식이 상이한 2종의 표시장치에, 종래의 것과 동등 규모의 소프트웨어를 지니고 또한 하드웨어를 대폭으로 증대하지 않고 대응이 가능하므로, 비디오 텍스 시스템이 있어서 CRT 혹은 액티브 매트릭스 방식의 LCD 만이아니고, 2치 방식의 LCD의 사용도 가능하게 할 수 있다.

또, LCD에 코드면과 포트면을 겹쳐서 표시하는 경우 일지라도, 양자의 식별을 가능케 할 수 있다.

Claims

소정의 표시 형태의 표시 데이터를 저장하는 메모리 수단 및 이 메모리 수단에의 표시 데이터의 기록/독출을 제어하는 제어수단을 갖는 화상표시 시스템의 표시 제어장치에 있어서, 상기 메모리 수단은 제1의 메모리 수단(7) 및 제2의 메모리 수단(8)을 포함하며, 상기 표시 제어수단은 소정의 표시 형태의 적합한 제1의 데이터를 상기 제1의 메모리 수단(7)에 저장하는 수단(B-2,C-3), 상기 제1의 메모리 수단(7)에 저장된 상기 제1의 데이터를 소정의 표시 타이밍에 동기하여 시분할에 의해 상기 제1의 메모리 수단(7)에서 독출하는 수단(A-2,B-1,D-1,D-2), 상기 제1의 메모리 수단(7)에서 독출된 상기 제1의 데이터를 상기 소정의 표시 형태와의 다른 표시 형태에 적합한 제2의 데이터로 변환하는 수단(D-3), 상기 제2의 데이터를 상기 제2의 메모리 수단(8)에 저장하는 수단(E-3), 및 상기 제2의 메모리 수단(8)에 저장된 상기 제2의 데이터를 상기 소정의 표시 타이밍과는 다른 표시 타이밍에 따라 상기 제2의 메모리 수단(8)에서 독출하는 수단(E-1,E-2,E-3,E-5)을 포함하는 특징으로 하는 화상표시 시스템의 표시 제어장치.
제1항에 있어서, 상기 제1의 메모리 수단(7)은 스태틱랜덤 액세스 메모리를 포함하는 것을 특징으로 하는 화상표시 시스템의 표시 제어장치.
제1항에 있어서, 상기 제2의 메모리 수단(8)은 다이내믹랜덤 액세스 메모리를 포함하는 것을 특징으로 하는 화상표시 시스템의 표시 제어장치.
제1항에 있어서 상기 제1의 데이터는 음극선관의 표시 형태에 적합하도록 되어 있는 것을 특징으로 하는 화상표시스템의 표시 제어장치.
제1항에 있어서 상기 제2의 데이터는 2치 방식의 액정표시기에 적합하도록 되어있는 것을 특징으로 하는 화상표시 시스템의 표시 제어장치.
제1항에 있어서, 상기 제어수단을 통해 상기 제1의 메모리 수단(7) 및 상기 제 2의 메모리 수단(8)에의 기록 및 독출을 제어하는 CPU 수단(3)을 추가로 갖는 것을 특징으로 하는 화상표시 시스템의 표시 제어장치.
제1항에 있어서, 상기 제어수단은 또한 최소한 상기 제어수단을 위해 소정의 타이밍 신호를 발생하는 타이밍 신호 발생수단(A)을 갖는 것을 특징으로 하는 화상표시 시스템의 표시 제어장치.
제1항에 있어서, 상기 제어수단은 소정의 어드레스를 발생하는 어드레스 발생수단(B)을 추가로 갖는 것을 특징으로 하는 화상표시 시스템의 표시 제어장치.
제1항에 있어서, 상기 제어수단은 상기 제1의 메모리 수단(7)에 대한 소정의 액세스를 제어하는 액세스 제어수단(C-5)을 추가로 갖는 것을 특징으로 하는 화상표시 시스템의 표시 제어장치.
제6항에 있어서, 상기 제어수단은 또한 상기 CPU 수단(3)에 대한 소정의 무게를 제어하는 무게 제어수단(CD)를 갖는 것을 특징으로 하는 화상표시 시스템의 표시 제어장치.
제1항에 있어서, 상기 제어수단은 상기 제1의 메모리 수단(7)에 대해 소정의 하드웨어 소거를 제어하는 소거수단(C-1)를 추가로 갖는 것을 특징으로 하는 화상표시 시스템의 표시 제어장치.
제1항에 있어서, 상기 제어수단은 상기 제1의 메모리 수단(7)에서 독출되는 상기 제1의 데이터를 디코드하여 소정의 R.G.B 신호를 출력하는 디코드 수단(D-1,D-2)을 갖는 것을 특징으로 하는 화상표시 시스템의 표시 제어장치.
제1항에 있어서, 상기 제1의 데이터는 복수의 프레임을 갖는 것을 특징으로 하는 화상표시 시스템의 표시 제어장치.
제13항에 있어서, 상기 변환수단(D-3)은 상기 제2의 데이터를 위해 상기 제1의 데이터가 갖는 상기 복수의 프레임을 식별 가능하게 변환하는 수단을 포함하는 것을 특징으로 하는 화상표시 시스템의 표시 제어장치.
소정의 표시 형태의 표시 데이터를 저장하는 메모리 수단 및 이 메모리 수단에의 표시 데이터의 기록/독출을 제어하는 제어수단을 갖는 화상표시 시스템의 표시 제어장치에 있어서, 상기 메모리 수단은 제1의 표시장치(9)용의 화상 데이터를 격납하는 제1의 화상 메모리(7) 및 상기 제1의 표시장치(9)와는 다른 구동방식 및/또는 취급하는 화상 데이터의 형태가 다른 제2의 표시장치(10)용의 화상 데이터를 격납하는 제2의 화상 메모리(8)를 포함하며, 상기 제어수단은 보내져온 화상 데이터를 상기 제1의 화상 메모리(7)에 격납하기 위한 화상 데이터로 변환하는 제1의 데이터 변환수단(3), 이 제1의 데이터 변환수단(3)에 의해 변환된 화상 데이터를 상기 제1의 화상 메모리(7)에 기록하는 제1의 데이터 기록수단(B-2,C-3), 이 제1의 데이터기록수단(B-2,C-3)에 의해 상기 제1의 화상 메모리(7)에 기록된 화상 데이터를 상기 제 1의 표시장치(9)의 표시 타이밍에 동기하여 시분할로 독출하는 제1의 데이터 독출수단(A-2,B-1,B-3), 이 제1의 데이터 독출수단(A-2,B-1,B-3)으로 독출된 데이터를 이 제1의 데이터 독출수단(A-2,B-1,B-3)의 데이터 독출 타이밍에 동기하여 상기 제2의 데이터 변환수단(D-3), 이 제2의 데이터변환수단(D-3)에 의해 변환된 화상 데이터를 상기 제 1의 데이터 독출수단(A-2,B-1,B-3)의 독출 어드레스에 따라 상기 제2의 화상 메모리(8)에 기록하는 제2의 데이터 기록수단(B-3,E-3) 및 이 제2의 데이터 기록수단(B-3,E-3)에 의해 상기 제2의 화상 메모리(8)에 기록된 화상 데이터를 상기 제2의 표시수단(10)의 표시 타이밍에 따라 상기 제2의 화상 메모리(8)에서 독출하는 제2의 데이터 독출수단(E-1,E-1,E-3)을 갖는 것을 특징으로 하는 표시 제어장치.
제15항에 있어서, 상기 제1의 화상 메모리(7)는 상기 제1의 표시장치(9)용의 화상 데이터로서 상기 제1의 표시장치(9)의 표시화면에 화상 데이터로서 상기 제1의 표시장치(9)의 표시화면에 대응하는 제1, 제2도의 휘도 데이터를 격납하게끔 구성하며, 상기 제2의 데이터 변환수단(D-3)은 상기 제1의 데이터 독출수단(A-2,B-1,B-3)에 의해 독출된 현 표시위치와 이것에 인접하는 주의의 표시 장치에 있어서의 상기 제1의 휘도 데이터 및 상기 현 표시위치에 있어서의 상기 제2의 휘도 데이타를 유지하는 데이터 유지수단(14b, …22b), 이 데이터 유지수단(14b,…22b)에 유지된 상기 현 표시위치에 인접하는 주위의 표시위치에 있어서의 상기 제1의 휘도 데이터가 휘도를 갖는지 아닌지를 판정하는 휘도판정수단(23b), 이 휘도 판정수단(23b)에 의해 휘도를 갖는 것으로 판정되었을 때, 상기 현 표시위치에 있어서의 상기 제2도의 휘도 데이터를 마스크 수단(24b) 및 이 휘도 데이터 마스크 수단(24b)의 마스크 출력과 상기 데이터 유지수단(14b,…22b)에 유지된 상기 현 표시위치에 있어서의 상기 제1의 휘도 데이터를 합성하는 데이터 합성수단(25b)을 갖는 특징으로 하는 표시 제어장치.
제16항에 있어서, 상기 제1의 화상 메모리(7)는 상기 제1, 제2도의 휘도 데이타의 프레싱 데이터를 격납 하도록 구성되며, 상기 제1의 데이타 독출수단(A-2,B-1,B-3)은 상기 현 표시위치 및 이것에 인접하는 주위의 표시위치에 있어서의 상기 제1의 휘도 데이타와 상기 현 표시위치에 있어서의 상기 제2의 휘도 데이타의 독출에 대응하여 이들 제1, 제2도의 휘도 데이터의 상기 프레싱 데이터를 독출하도록 구성하며, 상기 데이터 유지수단(14b,…22b)은 상기 제1의 데이터 독출수단(A-2,B-1,B-3)에 의해 독출된 상기 프레싱 데이터를 유지하는 프레싱 데이터 유지수단(1b,3b), 이 프레싱 데이터 유지수단(1b,3b)에 유지된 상기 프레싱 데이터에 의거하여, 프레싱에 멸 상태일 때, 대응하는 제1, 제2의 휘도 데이터를 마스크하는 프레싱용 마스크 수단(10b,12b)을 갖는 특징으로 하는 표시 제어장치.
소정의 표시 형태의 표시 데이터를 저장하는 메모리 수단 및 이 메모리 수단에의 표시 데이터의 기록/독출을 데제어하는 제어수단을 갖는 화상표시 시스템의 표시 제어장치에 있어서, 상기 메모리 수단은 표시장치의 표시화면에 대응하는 제1, 제2도의 휘도 데이터를 격납하는 화상 메모리(7,8)를 포함하며, 상기 제어수단은 상기 화상 메모리(7,8)에서 상기 표시 장치의 표시 타이밍에 동기하여, 현 표시위치와 이것에 인접하는 주위의 표시위치에 있어서의 상기 제1의 휘도 데이터 및 상기 현 표시위치에 상기 제2도의 휘도 데이터를 시분할로 독출하여 유지하는 데이터 유지수단(14b,…22b), 이데이터 유지수단(14b…22b)에 유지된 상기 표시위치에 인접하는 주위의 표시 위치에 있어서의 상기 제1의 휘도 데이터가 휘도를 갖는지, 아닌지를 판정하는 휘도판정수단(23b), 이 휘도판정수단(23b)에 의해 휘도를 갖는 것으로 판정되었을 때, 상기 현 표시위치에 있어서의 상기 제2의 휘도 데이터를 마스크 하는 휘도 데이터 마스크 수단(24b), 및 이 휘도 데이터 마스크 수단(24b)의 마스크 출력과 상기 데이터 유지수단(14b,…22b)에 유지된 상기 현 표시위치에 있어서의 상기 제1의 휘도 데이터를 합성하는 데이타 합성수단(25b)을 갖는 것을 특징으로 하는 표시제어장치.
제18항에 있어서, 상기 화상 메모리(7,8)는 상기 제1, 제2도의 휘도 데이터의 프레싱 데이터를 격납하도록 구성되며, 상기 데이터 유지수단(14b,…22b)은 상기 현 표시위치 및 이것에 인접하는 주위의 표시 위치에 있어서의 상기 제1의 휘도 데이터와 상기 현 표시위치에 있어서의 상기 제2의 휘도 데이터의 독출에 대응하여 이들 제1, 제2도의 휘도 데이터의 프레싱 데이터를 독출하여 유지하는 프레싱 데이터 유지수단(1b,3b)이 프레싱 데이터 유지수단(1b,3b)에 유지된 상기 프레싱 데이터에 의거하여, 표시 타이밍에 동기한 상기 제1, 제2의 휘도 데이터 각각의 프레싱 상태를 판정하는 프레싱 상태 판정수단(9b,11b) 및 이 프레싱 데이터 상태 판정수단(9b,11b)의 판정 결과에 의거하여 프레싱이 멸 상태일 때, 대응하는 제1,제2의 휘도 데이터를 마스크하는 프레싱용 마스크 수단(10b,12b)을 갖는 것을 특징으로 하는 표시 제어장치.