KR920002466B1 - 마이크로 컴퓨터 - Google Patents

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KR920002466B1
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니뽄 덴끼 가부시끼가이샤
세끼모또 다다히로
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    • G—PHYSICS
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    • G09G1/06—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows
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    • G09G1/16—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows the beam tracing a pattern independent of the information to be displayed, this latter determining the parts of the pattern rendered respectively visible and invisible the pattern of rectangular co-ordinates extending over the whole area of the screen, i.e. television type raster

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Abstract

내용 없음.

Description

마이크로 컴퓨터
제1도는 본 발명의 실시예를 묘사한 블럭도.
제2도는 제1도에 도시된 문자 영역의 일부를 묘사한 데이타 맵 도시도.
제3도는 제1도에 도시된 마이크로컴퓨터의 프로그램 흐름도.
제4도는 제1도에 도시된 디스플레이 클럭 발생기를 묘사한 블럭도.
제5도는 제4도에 도시된 디스플레이 클럭 발생기의 동작을 묘사한 타이밍 챠트.
제6도는 제1도에 도시된 시스템 클럭 발생기를 묘사한 블럭도.
제7도는 제6도에 도시된 시스템 클럭 발생기의 동작을 묘사한 타이밍 챠트.
제8도는 제1도의 문자 표시 동작의 일예를 묘사한 타이밍 챠트.
제9도는 제1도의 문자 표시 동작의 또 다른 에를 묘사한 타이밍 챠트.
* 도면의 주요부분에 대한 부호의 설명
1 : 마이크로컴퓨터 2 : 중앙처리장치(CPU)
18 : 멀티플렉서 19 : FIFO메모리
23 : 시프트 레지스터 211 : 문자 발진기
216 : 펄스 발생기
본 발명은 래스터 주사형 음극선 관(이하, 단순히 ＂CRT＂라 칭함)을 갖춘 장치를 제어하는 마이크로컴퓨터에 관한 것으로, 특히 상기 CRT상에 숫자, 문자, 기호등(이하, 공동으로 ＂문자＂라 칭함)을 표시하는데에 사용될 데이타 신호를 발생하는 단일-칩 마이크로컴퓨터에 관한 것이다.
텔레비젼 수상기를 제어하기 위해 사용될시에, 마이크로컴퓨터는, PLL(위상 고정 루프)주파수 합성기술 또는 전압 합성 기술에 의해 선택된 방송국 전파를 수신하는 디지탈 동조 기능과, 음성 볼륨을 증가시키거나 감소시키는 볼륨 제어기능 및, 텔레비젼 수상기의 전원 스위치가 턴온 또는 턴오프되는 타임 포인트를 셋팅하는 타이머 기능과 같은 많은 기능을 가지고 있다. 비디오 화상을 가지고 상기 CRT상에 선택된 채널수와 같은 문자를 디스플레이하는 텔레비젼 수상기에 대하여, 상기 마이크로컴퓨터는 디스플레이될 문자의 데이타 신호를 발생시키는 기능을 갖는다. 상기 목적을 위해, 상기 마이크로컴퓨터는 디스플레이될 각 문자의 데이타를 기억 하는 문자 메모리 및, 디스플레이될 문자 데이타로 억세스하도록 상기 문자 메모리내의 문자의 어드레스 정보를 기억 하는 비디오 메모리를 갖춘다. 상기 CRT의 디스플레이 스크린상의 희망위치에서 문자를 디스플레이하기 위하여, 상기 문자 메모리내에서 문자 데이타를 판독하는 타이밍은 비디오 화상을 표시하는 데에 사용되는 수직 및 수평 동기 펄스에 대해 동기 상태이어야 한다.
한편, 상기 마이크로컴퓨터의 동작은 타이밍 신호의 제어하에 동작된다. 각 기능은 프로그램 메모리내에 기억 된 명령을 실행함으로써 수행되고, 프로그램의 실행 및 타이밍 및 시간주기는 상기 마이크로컴퓨터의 머신 사이클에 의해 결정된다. 따라서, 상기 프로그램의 실행 타이밍의 제어하에 수행되는 문자 데이타의 판독 타이밍은 TV의 수직 및 수평 동기 펄스에 대해 비동기화된다.
그래서, 본 발명의 목적은 프로그램-실행 타이밍과 다른 타이밍 신호에 대해 동기 상태로 상기 문자 데이타를 판독할 수 있는 마이크로컴퓨터를 제공하는 것이다.
본 발명의 다른 목적은 동일 판독 전용 메모리가 프로그램 메모리 및 문자 메모리 양자로 사용되는 마이크로컴퓨터를 제공하는 것이다.
본 발명의 또 다른 목적은 문자가 디스플레이 스크린상의 비디오 화상에 중복되는 텔레비젼 수상기에 적합한 마이크로컴퓨터를 제공하는 것이다.
본 발명에 따른 마이크로컴퓨터는 실행될 제1영역 기억 명령 및 제2영역 기억 문자 데이타를 가진 메모리와, 상기 메모리로부터 상기 명령을 판독하기 위해 상기 제1영역에 억세스하기 위한 제1수단과, 상기 제1영역으로부터 판독된 명령을 실행하기 위한 제2수단과, 상기 제1메모리에 대한 억세스를 주기적으로 억제하기 위해 문자-표시-명령에 응답하는 제3수단과 상기 제1영역에 대한 억세스가 억제되는 시간 주기동안 문자 데이타를 판독하기 위해 상기 제2영역에 억세스 하기 위한 제4수단과, 상기 제2영역으로부터 판독된 문자 데이타를 일시적으로 기억 하기 위한 기억 수단 및, 상기 기억 수단내에 기억 된 상기 문자 데이타를 수신하고 시프트 클럭에 응답하여 수신된 문자 데이타를 시프트 하기 위한 문자 데이타 출력 명령신호에 응답하는 제5수단을 포함한다.
상기 문자 데이타 출력 명령 신호는 수직 및 수평 동기 펄스에 대해 동기 상태로 발생된다. 상기 명령 신호가 발생되기전에, 표시될 다수의 문자 데이타는 상기 메모리의 상기 제2영역에서 판독되어, 상기 기억수단내에 기억 된다. 바꿔말하면, 상기 제4수단 및 기억 수단은 디스플레이될 문자 데이타를 프리페치(prefetch)하도록 동작한다. 그러므로, 문자 데이타 출력 명령 신호가 상기 제1영역으로의 억세스 타이밍과 동시에 발생될때 조차도, 상기 기억 수단에 이미 기억 되었던 필요한 문자 데이타가 출력될 수 있다. 상기 명령은 상기 문자 데이타 출력 주기동안 상기 제1영역으로부터 주기적으로 판독된다.
따라서, 상기 마이크로컴퓨터는 상기 문자 데이타를 출력시키는 것과 동시에 상기 명령을 수행할 수 있다.
본 발명의 목적, 특징 및 장점은 첨부된 도면을 참조로 상세히 설명될 것이다.
제1도를 참조하면, 본 발명의 실시예에 따른 마이크로컴퓨터(1)는 텔레비젼 수상기(TV,50)의 디지탈 제어를 위해 사용되고, TV(50)와 키보드(60)사이에 결합되어 있다.
상기 마이크로컴퓨터(1)는 내부 어드레스/데이타 버스(30)를 통해 상호 접속되는 중앙 처리 장치(CPU,2), 판독 전용 메모리(ROM.4)및, 임의 접근 메모리(RAM,5)을 포함한다. 상기 ROM(4)은 CPU(2)에 의해 실행될 프로그램의 명령을 기억하는 ＂프로그램 영역(401)＂으로서 표시된 제1메모리를 포함하고, 본 발명에 따라 상기 TV(50)내의 CRT(56)의 디스플레이 스크린상에 디스플레이 될 수 있는 문자의 데이타를 기억 하는 ＂문자 영역(402)＂으로서 표시된 제2메모리 영역을 또한 포함한다. 상기 실시예에서, 각각의 문자는 상기 CRT(56)의 수평방향으로의 10화소 X수직 방향으로의 16화소의 사이즈를 갖고 있다. 상기 CRT(56)에 의한 화소가 상기 ROM(4)의 1비트에 대응한다. 예를들어, 제2도에 도시된 바와 같이, ＂0＂의 문자 데이타는 ＂1100(H)＂어드레스로부터 ＂110F(H)＂어드레스까지 상기 문자 영역(402)에 기억 되고, ＂1＂의 문자 데이타는 ＂1110(H)＂로부터 ＂111F(H)＂어드레스까지 상기 영역에 기억 된다. 상기 마크 ＂(H)＂는 16진법 표시를 나타낸다. 다른 숫자, 문자 및 심볼이 상기 문자 영역(402)에 또한 기억 된다.
각 문자의 1수평 주사 라인당 상기 문자 데이타는 제1비트(최하위 비트 즉, LSB)로부터 1어드레스의 제10번째 비트까지 기억 된다. 11째 비트로부터 16번째 비트(MSB)까지의 데이타가 사용되지 않기 때문에, 그곳에 기억 된 데이타는 ＂0＂ 또는 ＂1＂을 취할 수도 있어, 이들이 마크 ＂x＂로 표시된다. LSB로부터 10번째 비트까지 ＂1＂을 취하는 비트가 상기 CRT(56)상에 디스플레이될 문자를 형성한다.
제1도를 재참조하면, ROM(4)으로의 억세스는 멀티플렉서(MPX,18)의 제어하에 CROM포인터(17) 또는 프로그램 카운터(6)에 의해 실행된다. 문자-디스플레이-명령이 발생되지 않을때, 후에 설명될 문자 디스플레이 명령 신호 CON는 낮은 레벨을 취하며, 따라서, 상기 MPX(18)는 프로그램 카운터(6)의 출력을 선택하여 그것을 상기 ROM(4)의 프로그램 영역(401)으로 전송하므로 상기 프로그램 카운터의 출력에 의해 지정된 어드레스에서의 명령을 판독한다. 상기 판독된 명령은 버스(30)를 통해 CPU(20)에 보내진다. 상기 CPU(2)는 두개의 시스템 클럭 신호 C1및 C2를 수신하고, 시스템 클럭 발생기(3)로 부터 4머신 사이클 신호 M0내지 M3를 수신하며, 4머신 사이클 M0내지 M3에 대해 상기 ROM(4)으로부터 판독된 한 명령을 실행한다. 상기 발생기(3)는 이후에 상세히 기술될 것이다. 상기 신호 CON가 저레벨에 있을때, 멀티플렉서(MPX,7)는 RAM(5)의 어드레스 입력을 상기 버스(30)에 결합시켜, 상기 CPU(2)가 상기 버스에 데이타를 기록하거나 또는 상기 버스로부터 데이타를 판독하기 위해 상기 RAM(5)에 억세스된다. 키보드(60)는 희망 채널 번호를 표시하기 위한 채널 선택키, 볼륨 제어키, 타이머 셋팅 키 등을 포함한다.
상기 키보드(60)상의 상기 채널 선택키가 동작될때, 상기 마이크로컴퓨터(1)는 표시된 선택 번호의 방송국을 선택하기 위해 상기 TV(50)를 동조하고 상기 CRT(56)의 희망 위치상에 상기 표시된 채널번호를 디스플레이 하기 위해 문자 데이타 신호를 출력한다. 상기 동작을 위한 프로그램 흐름도가 제3도에 도시된다. 단계(1)에서, 키보드(60)의 키가 동작되는지가 검출된다. 상기 키가 동작될때, 상기 키가 동작된 것이 검출된다(단계 2). 채널 선택키가 동작되기 때문에, 표시된 채널 번호가 검출된다.(단계 3). 상기 볼륨 제어키 또는 상기 타이머 셋팅 키가 동작되는 경우, 상기 동작된 키에 응답하는 데이타 처리 동작이 실행된다(단계 14). 채널번호 ＂10＂이 표시됐다고 가정하면, 상기 채널번호 ＂10＂의 방송국에 TV(50)를 동조하기 위해 동조 데이타가 만들어지고(단계 4). 그후에 외부 데이타 버스(31)를 통해 상기 TV(50)에 출력된다(단계 5).
TV(50)에서 텔레비젼 신호 처리 회로(52)는 공급된 동조 데이타에 응답하여 안테나(51)에 의해 수신된 채널번호 ＂10＂의 상태를 선국하고 방송파 신호를 검출한다. 상기 회로(52)는 상기 검출된 신호는 9사운드 정보 신호와 비디오 정보 신호로 또한 분리한다. 상기 사운드 정보 신호는 확성기(55)에 차례로 공급되는 사운드 신호 SI를 발생시키기 위해 사운드 검출을 하게 된다. 한편, 수직 동기 펄스 VS와 수평 동기 펄스 HS는 CRT(56)에 차례로 공급되는 수직 및 수평 편향 신호 VR및 HR를 발생하기 위해 비디오 정보 신호를 뽑아낸다.
게다가, 삼원색 신호 R.G. 및 B가 상기 비디오 정보 신호로부터 발생되어 블랭킹 제어회로(53) 및 가산기 회로(54)를 통해 상기 CRT(56)에 공급된다. 따라서, 채널번호 ＂10＂의 상태로부터, 이송된 비디오 화상과 사운드는 재생된다.
상기 선택된 채널 번호 ＂10＂을 CRT(50)에 디스플레이 하기 위하여, 마이크로컴퓨터(1)는 TV(50)의 동조 동작 동안에 제3도에 도시된 다음 동작을 연속적으로 실행한다. 우선, 마이크로컴퓨터(1)는 RAM(5)에 ROM(4)의 문자 영역(402)에 기억 되는 디스플레이될 문자의 개시 어드레스를 세트한다(단계 6 : VRAM 데이타 세트). 명령 실행동안에 데이타 메모리로써 CPU(2)에 의해 사용되는 RAM(5)은 본 발명에 따른 VRAM 영역(501)을 포함하며 상기 문자의 상기 개시 어드레스가 상기 VRAM 영역(501)내에 기록된다. 여기에서, 상기 RAM(5)의 상기 VRAM 영역(501)의 선행 어드레스는 ＂5000(H)＂으로 표시된다.
디스플레이 될 문자가 ＂10＂이기 때문에, 문자 ＂1＂에 대한 개시 어드레스 데이타 ＂1110(H)＂는 상기 RAM(5)의 ＂5000(H)＂어드레스 위치내에 기록되고 문자＂0＂에 대한 상기 개시 어드레스 데이타 ＂1100(H)＂는 상기 RAM(5)의 ＂5001(H)＂어드레스 위치내에 기록된다. 게다가, CPU(2)는 행 종료 데이타, 예를들면, ＂FFFF(H)＂를 상기 RAM(5)의 ＂5002(H)＂어드레스 위치내에 기록시킨다.
상기 행 종료 데이타는 한 행당 문자 디스플레이의 종료를 나타낸다. 단지 문자 ＂10＂만이 한 회상내에 디스플레이 되는 경우에, 상기 데이타 ＂FFFF(H)＂는 상기 RAM(5)의 ＂5003(H)＂어드레스 내에 또한 기록된다. 즉, 상기 데이타 ＂FFFF(H)＂가 브레이크됨이 없이 두번 기록되는 실태는 한 화상당 문자 디스플레이의 종료를 나타낸다. 그후에 CPU(2)는 상기 VRAM 영역의 반송 어드레스 데이타를 스택 레지스터(8)내에 기록시킨다(단계 7). 상기 실시예에서, 상기 스택 레지스터(8)의 제1레지스터 SR1는 상기 VRAM 영역(501)의 선행 어드레스 데이타 ＂5000(H)＂를 기억 하며 제2레지스터 SR2는 데이타 ＂5003(H)＂를 기억한다. 만일 다수의 문자가 다수의 행에 표시되면, 각 행에서 개시 문자의 개시 어드레스 데이타가 기억 되는 상기 VRAM 영역(501)의 다수의 어드레스 데이타는 상기 스택 레지스터(8)내에 기억 된다. 또한, 디스플레이 종료 데이타 ＂FFFF＂가 기억 되는 상기 VRAM 영역(501)의 어드레스 데이타도 또한 상기 스택 레지스터(8)내에 기록된다. 상기 CRT(56)상에 문자의 디스플레이 위치를 설정하는 것이 필요하다. 상기 목적상, CPU(2)는 디스플레이 위치 정보를 디스플레이 클럭 발생기(21)에 공급한다(제3도에서 단계 8). 상기 디스플레이 위치 정보는 CRT디스플레이 수직 위치 데이타와, CRT 디스플레이 수평 위치 데이타와, 문자 디스플레이 수직위치 데이타 및, 문자 디스플레이 수평 위치 데이타를 포함한다. 상기 CRT디스플레이 수직 및 수평 위치 데이타는 수평 주사라인수와, 방송국으로부터 전송된 한 스크린마다 비디오 화상에 대해 상기 CRT(56)에 의해 실제로 디스플레이된 비디오 화상의 개시점을 표시하는 화소 수에 각기 대응한다. 상기 문자 디스플레이 수직 및 수평 위치 데이타는 상기 CRT(56)상에 디스플레이될 문자의 수직 및 수평 개시점을 각각 표시한다.
제4도를 참조하면, 디스플레이 클럭 발생기(21)는 상기 발생기에 각기 공급된 CRT 디스플레이 수직 위치 데이타, CRT디스플레이 수평 위치데이타, 문자 디스플레이 수직위치 데이타 및 문자 디스플레이 수평위치 데이타를 기억 하는 4개의 래치회로(215,223,213 및 222)를 포함한다. 상기 CRT(56)에 의해 실제로 디스플레이된 비디오 화상의 개시점이 수직방향으로 5번째 수평 주사 라인과 수평방향으로 50번째 화소에 대응하고 디스플레이된 문자의 개시점은 수직방향으로 10번째 수평 주사과 수평방향으로 3/100번째 화소에 대응한다고 가정하면, 상기 래치회로(215,223,213 및 222)에는 ＂4＂“49＂,＂9＂ 및 ＂299＂의 데이타가 각기 공급된다. 문자 발진기(211)는 널리 공지된 동기형이고, 따라서 상기 발진기의 출력은 수평 동기 펄스 HS의 하이 레벨 주기동안 하이레벨로 유지되고, 제5도에서 도시된 바와 같이, 펄스 HS의 하강 엣지로부터 설정된 시간이 경과된 후에 클럭 펄스가 발생된다.
상기 발진기(211)로부터의 한 클럭 펄스가 상기 CRT(56)의 한 화소에 대응한다. 상기 발진기(211)의 출력은 제1 및 제2도트 카운터(224 및 221)의 클럭단자 ø에 공급되고, 수평 동기 펄스 HS는 제1 및 제2라인 카운터(214 및 212)의 클럭단자 ø에 공급된다. 상기 카운터(221 및 224)는 상기 수평 동기 펄스 HS와 동기로 상기 래치회로(222 및 223)의 데이타를 수신하고 상기 카운터(212 및 214)는 수직 동기 펄스 VS와 동기로 상기 래치 회로(213 및 215)의 데이타를 수신한다.
따라서, 제1라인 카운터(214)의 출력은 5 수평 동기 펄스 HS에 의해 하이 레벨로 바뀌고 제5도에 도시된 바와 같이, 수직 동기 펄스 VS에 응답하여 로 레벨로 복귀된다. 상기 카운터(214)의 출력의 선행 엣지와 동기로, 펄스 발생기(216)는 단사 펄스 CVP를 발생한다. 제2라인 카운터(212)는 10수평 동기 펄스 HS를 수신하므로 하이 레벨 출력을 발생하고 상기 출력은 수직 수평 펄스 VS에 의해 로 레벨로 바뀐다. 제1도트 카운터(224)는 발진기(211)로부터의 5번째 펄스에 응답하여 하이 레벨 출력을 발생하며, 상기 출력은 수평 동기 펄스 HS에 응답하여 로레벨로 바뀐다. 펄스 발생기(226)는 카운터(224)의 출력의 선행 엣지와 동기로 되는 단사 펄스 CHP를 발생한다. 제2도트 카운터(221)는 발진기(211)로부터 300펄스를 수신하므로 그 출력을 하이레벨로 바꾸고 상기 출력은 수평 동기 펄스 HS에 응답하여 로 레벨로 복귀한다. 제2라인 카운터(2120의 출력 및 수평 동기 펄스 HS는 2-입력 앤드 게이트(217)에 공급된다.
제2라인 카운터(212)의 출력, 발진기(211)로부터의 클럭 펄스 및, 제2도트 카운터(221)의 출력은 3-입력 앤드 게이트(218)에 공급된다. 앤드 게이트(217)의 출력은 1수평 주기만큼 지연회로(219)에 의해 지연되어, 라인 펄스 LP로서 개시된다. 상기 앤드 게이트(217)의 출력은 한 행 카운터(220)에 또한 공급된다. 수직 방향으로 한 문자의 크기가 16개의 화소(즉, 16개의 수평 주사 라인)에 대응하기 때문에, 상기 카운터(220)는 ＂16＂의 데이타에 프리세트된다. 즉, 상기 카운터(220)는 상기 앤드 게이트(217)로부터의 제17번째 펄스의 선행 엣지와 동기로 한행 마다 문자 디스플레이의 종료를 나타내는 한 행 디스프레이 종료 펄스 RE를 발생한다. 앤드 게이트(218)의 출력은 시프트 클럭 펄스 SCL로서 개시되어 한 문자 카운터(225)에 공급된다. 수평 방향으로 한 문자의 크기가 10개의 화소에 대응하기 때문에, 상기 카운터(225)는 ＂10＂의 데이타에 프리세트된다. 따라서, 상기 카운터(225)는 앤드 게이트(218)로부터의 제11번재 펄스의 선행 엣지와 동기로 한 문자의 한 수평 주사 라인마다 데이타 디스플레이의 종료를 나타내는 문자 종료 펄스 CE를 발생한다. 상기 펄스 CHP 및 CE는 OR게이트(227)에 공급되며, 상기 게이트의 출력은 문자 데이타 출력 명령신호 COUT로서 차례로 개시된다. 따라서, 디스프레이 클럭 발생기(21)는 제5도에 도시된 바와 같이, 수직 및 수평 동기 펄스 VS및 HS와 동기로 문자 디스플레이를 위해 필요한 펄스 신호 CVP, CHP, RE, LP, CE 및 SCL를 발생한다.
제1도 및 제3도를 재 참조하면, 디스플레이될 문자의 선택과 디스플레이 개시 위치의 데이타의 세팅이 완료(단계 6 내지 8)된 후에 CPU(2)는 디스플레이될 문자의 칼라를 지정한다(단계 9). 상기 목적을 위해, CPU(2)는 칼라 데이타 래치 회로(24,제1도)내에 3비트 칼라 데이타를 기록시킨다. 디스플레이될 문자의 칼라가 백색일때, 상기 칼라 데이타는 ＂111＂의 값을 취한다. ＂010＂의 칼라 데이타는, 녹색 문자가 디스플레이 될때, 래치회로(24)내에 기록된다. 프로그램 카운터(6)는 문자 디스플레이 명령을 나타내는 명령이 기억되는 프로그램 영역(401)의 어드레스를 지정하고, CPU(2)는 상기 명령을 실행한다. 그 결과, 문자 디스플레이 명령 신호 CON는 하이 레벨로 바뀐다(단계 10). 상기 하이레벨 신호 CON에 응답하여, MPX(7)는 버스(30)로부터 RAM(5)의 어드레스 입력을 분리시켜 그것을 VRAM포인터(9)에 접속시키고 RAM(4)에 대한 MPX(18)는 CROM포인터(17)를 선택하여, RAM(4)의 어드레스 입력으로 상기 MPX의 출력을 전달한다. 그러므로, 프로그램 카운터(6)에 의한 ROM(4)으로의 억세스는 억제되며 버스(30)상의 어드레스 데이타에 의한 RAM(5)으로의 억세스는 억제된다. 즉, CPU(2)는 프로그램 실행을 정지시킨다. 그러나, 키보드(60)로부터의 키 입력은 프로그램 실행이 정지될 때 조차도 수용되어야 한다. 따라서, 문자 디스플레이 명령 신호 CON의 하이레벨은 오래 유지되지는 않지만 프로그램 카운터(6)가 ROM(4)으로 억세스하도록 주기적으로 로 레벨로 복귀된다. 상기 실시예에서, 문자 디스플레이 명령 신호 CON의 하이레벨 기간은 상기 CPU(2)의 1-명령 실행 싸이클 주기의 5배로 지정되며, 상기 명령 신호의 로 레벨 기간은 1-명령 실행 싸이클 주기로 지정된다. 그러므로, 제3도의 단계 11에서 알 수 있듯이, 프로그램 카운터(6)는 ROM(4)으로 억세스시키고 CPU(2)는 키 입력이 5명령 실행 싸이클 주기에 대응하는 모든 시간 주기를 나타내는지를 검출하기 위한 판단 명령을 실행한다.
로 레벨로 주기적으로 복귀하는 문자 디스플레이 명령신호 CON는 시스템 클럭 발생기(3)로부터의 머신 싸이클 신호 M0 내지 M3를 사용하므로 발생될 수 있다. 제6도를 참조하면, 클럭 발생기(3)는 설정된 주파수의 발진 신호 C0를 발생하도록 수정 공진기(300)와 협동하는 발진기(301)를 포함한다. 시스템 클럭/머신 주기 발생기(302)는 제7도에 도시된 바와같은 머신 싸이클 신호 M0 내지 M3와 시스템 클럭 C1및 C2를 발생시키도록 상기 발진 신호 C0에 응답한다. CPU(2)는 4머신 싸이클 M0 내지 M3에 응답하는 카운터(도시되지 않음)에 의해 발생될 수 있다.
클럭 발생기(3)는 선입 선출 메모리(FIFO메모리,19,제1도)에 공급된 제1래치 클럭 ø1과 패턴 래치 회로(20)에 공급된 제2래치 클럭 ø2및 VRAM 포인터(9)에 공급된 증가 클럭 ø3을 발생시킨다. 상기 래치 클럭 ø1은 D형 플립 플롭(D-F/F,303)과, 2-입력 AND게이트(304) 및, 도시된 바와 같은 제어신호와 접속되어 제어신호를 공급하는, 5-입력 AND 게이트(305)에 의해 발생된다. 상기 제어 신호중, 신호
Figure kpo00001
는 5메모리 영역 F1,F2,F3,F4및 F5을 갖는 FIFO메모리(19)에 의해 발생된 신호 WOF의 반전신호이다. 상기 신호 WOF는 상기 FIFO메모리(19)의 모든 5 영역 F1내지 F5이 데이타를 기억 할때 하이 레벨을 취한다. 신호 AF는, 버스(30)로부터 전송된 데이타의 모든 비트가 ＂1＂인지를 데이타 검출기(15,제1도)가 검출할때 하이 레벨을 취한다. 따라서, 신호 CON,
Figure kpo00002
및 AF가 하이레벨, 하이레벨 및 로 레벨을 각기 취할때, 래치 클럭 ø1은 제7도에 도시된 바와 같이, 제2머신 싸이클 M1동안 시스템 클럭 C1과 동기로 발생된다. 제2래치 클럭 ø2은 네개의 AND게이트(306,307,308 및 313)와, 2개의 S-R형 플립플롭(SR-F/F,309 및 310) 및, 제6도에 도시된 바와 같이 접속되는 한 OR게이트(311)에 의해 발생된다. 상기 OR게이트(311)에는 제4도 및 제5도를 참조로 기술된 펄스 CVP 및 COUT가 공급된다. 신호
Figure kpo00003
는 FIFO메모리(19)내에 기억 된 모든 데이타가 판독될때 하이 레벨을 취하며, FIFO메모리(19)에 의해 발생된 신호 ROF의 발전 신호이다. 따라서, 펄스 CVP 또는 COUT는 하이 레벨 신호
Figure kpo00004
의 상태로 공급되며, 래치 클럭 ø2은 제7도에 도시된 바와 같이, 제3머신 싸이클 M2동안 시스템 클럭 C2과 동기로 발생된다. 상기 클럭 ø2는 상기 펄스 CVP 또는 COUT가 다시 공급될 때 까지 발생되지 않는다. 신호
Figure kpo00005
가 로 레벨로 바뀌면, 상기 클럭 ø2은 발생되지 않는다. 증가 클럭 ø3은, 제1래치 클럭 ø1의 발생후에 제4머신 싸이클 M3동안 시스템 클럭 C1과 동기로, 3-입력 AND 게이트(312) 및 SR-F/F(302)에 의해 발생된다.
다음에, 문자 디스플레이 동작이 제1,3 및 8도를 참조하여 설명될 것이다. 상기 문자 디스플레이 명령 신호 CON가 하이 레벨일때, MPX(7)는 VRAM 영역(501)의 개시 어드레스 데이타 ＂5000(H)＂로 프리세트 되는 VRAM 포인터(9)를 선택한다. 따라서, 상기 VRAM 영역(501)의 상기 개시 어드레스 ＂5000(H)＂에 기억된 16비트 데이타 ＂5000(H)＂에 기억된 16비트 데이타 ＂1110(H)＂가 판독되어 16비트 버스(30)로 전달된다. CROM 포인터(17)는 12비트 브랜치 버스(131)로부터 12비트 데이타를 수신하는 12비트 데이타 래치(171)와 4비트 카운터(172)를 포함하며 16비트 어드레스 데이타를 출력한다. 제2도에 도시된 바와 같이, 상기 문자의 각각의 한 문자의 데이타가 상기 ROM(4)의 문자 영역(402)의 연속한 16개의 어드레스 위치에 기억되며, 상기 16개의 어드레스 위치를 지정하는 16비트 어드레스중 상위 12개의 비트는 서로 같다. 한편, 나머지 하위 4개의 비트는 서로 다르고 개시 어드레스 위치의 값으로부터 하나씩 증가된다. 한 어드레스 위치마다 상기 문자 데이타는 한 수평 주사 라인 주기 동안 디스플레이 된다. 따라서, RAM(5)로부터 판독되는 16비트 개시 어드레스 데이타중 상위 12개의 비트, 즉, ＂111(H)＂가 12비트 브랜치 버스(131)로 전달되며 CROM 포인터(17)의 12비트 래치(171)에 래치된다. 상기 CROM 포인터(17)의 4비트 카운터(172)의 내용은 4비트 데이타 ＂0000＂를 갖도록 초기화되며 모든 한 수평 주사 라인, 즉, 디스플레이 클럭 발생기(21)로부터의 라인 펄스 LP의 모든 적용에 대해 하나씩 증가된다. 상기 CROM 포인터(17)는, 상위 12비트로서 12비트 래치(171)의 내용을 하위 4비트로서 4비트 카운터(172)의 내용과 결합시키므로 16비트 어드레스 데이타 ＂1110(H)＂를 출력시키고 그것을 MPX(18)를 통해서 ROM(4)의 어드레스 입력으로 보낸다. 따라서, 제8도에 도시된 실행 싸이클 T1에서 제2머신 사이클 M1동안 클럭 C1과 동기로, ROM(4)의 ＂1110(H)＂개시 어드레스 위치에 기억된 16비트 데이타, ＂XXXXXX00 0111 0000＂가 상기 ROM의 문자 영역(401)으로부터 16비트 버스(30)로 판독된다. 제1래치 클럭 ø1은 동시에 발생된다. 결과로서, 판독 데이타중 하위 10비트 데이타 D10, 즉 ＂00 0111 0000＂는 제8도에 도시된 바와 같이, 10비트 브랜치 라인(119)을 통해 FIFO 메모리(19)의 제1메모리 영역 F1내에 기록된다. 신호 CON가 5명령 실행 싸이클에 대응하는 주기 동안 하이 레벨을 취하므로, 상기 FIFO 메모리(19)는 5영역 F1 내지 F5을 포함한다. TV(50)의 동조 동작이 완료되지 않았기 때문에, 펄스 CVP 및 COUT가 발생되지 않으며, 따라서 제2래치 클럭 ø2은 발생되지 않는다. 따라서, 문자 ＂1＂의 한 수평 주사 라인마다 상기 데이타는 싸이클 T1동안 상기 FIFO 메모리(19)내에 프리페치된다. 증가 클럭 ø3은 싸이클 T1에서 제4머신 싸이클 M3동안 클럭 C2과 동기로 발생되어 AND 게이트(11)를 통해 VRAM 포인터(9)의 클럭 단자 ø에 공급된다. 그래서 상기 포인터(9)의 상기 데이타는 ＂5001(H)＂로 바뀌며, 따라서 RAM(5)의 ＂5001(H)＂ 어드레스 위치에 기억된 16비트 데이타 ＂1100(H)＂는 16비트 버스(30)로 출력된다. 판독 16비트 데이타 ＂1100(H)＂ 중 상위 12비트, 즉 ＂110(H)＂는 12비트 브랜치 버스(131)로 전송되어 CROM 포인터(17)의 래치(171)내에 기억된다. 카운터부(172)의 내용은 여전히 ＂0(H)＂이다. 따라서, ROM(4)의 개시 어드레스 ＂1100(H)＂에서의 데이타 ＂XXXX XX00 1111 1100＂는 제8도에 도시된 실행 사이클 T2에서 제2머신 싸이클 M1동안 클럭 C1과 동기로 버스(30)로 출력되며, 하위 10비트 데이타 D20, ＂00 1111 1100＂가 FIFO 메모리(19)의 제2메모리 영역 F2내에 기억된다. 증가 클럭 ø3은 VRAM 포인터(9)의 데이타를 ＂5002(H)＂로 바꾸며 따라서, ＂FFFF(H)＂의 데이타가 RAM(5)에 의하여 판독된다. 모든 ＂1＂검출기(15)가 상기 데이타를 검출하고, SR-FF(16)에 세트하기 위하여, 제8도에 도시된 바와 같은 하이 레벨 신호 AF를 발생한다. 따라서, FIFO 메모리(19)를 향한 래치 클럭 ø1은, FIFO 메모리(19)가 불필요한 데이타를 기억하는 것을 하기 위해, 발생되지 않는다. AND 게이트(11)가 SR-F/F(16)의
Figure kpo00006
출력(논리 0)에 의해 폐쇄될 때, 증가 클럭 ø3은 VRAM 포인터(9)에 공급되지 못한다. 다시 말하면, 상기 포인터(9)의 출력 데이타가 바뀌지 않는다. 따라서, 문자, ＂10＂에 대한 한 수평 주사라인마다 제1문자 데이타가 FIFO 메모리(19)내에 프리폐치된다.
TV(50)가 채널 번호 ＂10＂로 동조될때, 수직 및 수평 동기 펄스 Vs 및 Hs는 활성화를 위해 디스플레이 클럭 발생기(21)에 공급된다. 전술된 바와 같이, 펄스 CVP가 최초로 발생되며, 따라서 제2래치 클럭 ø2은 제8도에 도시된 실행 싸이클 T3에서 제3머신 싸이클 M2동안에 클럭 C2과 동기로 발생된다. 상기 래치 클럭 ø2에 응답하여, 패턴 래치 회로(20)는 FIFO 메모리(19)의 제1영역 F1에 기억된 데이타 D10를 래치한다. 문자 발진기(211,제3도)가 제5펄스를 발생할 때, 펄스 CHP 즉, 문자 데이타 출력 명령 펄스 COUT가 발생하며, 따라서 시프트 레지스터(23)는 제8도에 도시된 바와같이, 상기 펄스 COUT의 선행 엣지와 동기에 패턴 래치(20)의 데이타를 수신한다. 상기 펄스 COUT가 발생되기 때문에, 제2래치 클럭 ø2은 실행 싸이클 T4에서 제3머신 싸이클 M2동안 클럭 C2와 동기로 재 발생된다. 그래서, 상기 FIFO 메모리(19)의 제2영역 F2에 기억된 데이타 D20가 패턴 래치 회로(20)내에 래치된다. 상기 FIFO 메모리(19)는 하이 레벨 신호 ROF를 발생하므로, 상기 클럭 ø2은 새로운 문자 데이타가 상기 FIFO 메모리(19)내로 기록될 때까지 발생되지 못한다.
수평 동기 펄스 Hs가 제공되고 OSC(211)가 300펄스를 발생할때, 시프트 클럭 펄스 SCL는 제8도에 도시된 바와 같이 발생된다. 따라서, 시프트 레지시터(23)의 데이타 D10는 각 시프트 클럭 펄스 SCL의 하강 엣지와 동기로 한 비트씩 출력된다. AND 게이트(40)가 개방되기 때문에, 시프트 레지스터(23)의 출력은 블랭킹 제어 신호 BLC로서 TV(50)의 블랭킹 제어 회로(53)에 공급된다. 상기 신호 BLC의 하이레벨 기간동안, 제어 회로(53)는 기본색 신호 R,G 및 B를 불문하고 상기 색 신호의 출력을 저 레벨로 바꾼다. AND 게이트(40)의 출력이 AND 게이트(25,26 및 27)의 각각의 제1입력 노드에 제공되는데, 상기 AND 게이트(25,26,27)의 제2입력 노드에 칼라 데이타 회로(24)로부터의 데이타 신호가 제공된다. 상기 AND 게이트(25,26 및 27)의 출력은 문자 칼라 신호 RC,RG 및 RB로서 TV(50)의 가산기 회로(54)에 공급되는데, 상기 TV에서 문자 칼라 신호 RC,RG 및 RB는 블랭킹 제어 회로(53)의 출력에 가산된 후에 CRT(56)에 공급된다. 모든 상기 신호 RC,RG 및, RB가 논리 1을 취할시에, 백색이 CRT(56)상에 디스플레이 된다. 상기 신호 RG만이 논리 1를 가질때, 녹색이 상기 CRT(56)상에 디스플레이 된다.
10시프트 클럭 펄스 SCL의 발생에 의해, 시프트 레지스터(23)의 모든 비트 데이타가 출력된다. 즉, 문자 ＂1＂의 한 수평 주사 라인 마다 제1문자 데이타 D10가 출력된다. 문자 종료 펄스 CE가 11번째 시프트 클럭펄스 SCL에 의하여 발생되기 때문에, 패턴 래치(20)의 데이타 D20는 시프트 레지스터(23)내로 전송된 후에, 각 시프트 클럭 펄스 SCL의 하강 엣지와 동기로 한 비트씩 출력된다. 결과로써, 문자 ＂0＂의 한 수평 주사 라인마다 상기 제1문자 데이타 D20가 출력된다. 상기 데이타 출력이 완료되었을 때, 상기 문자 종료 펄스 CE는 제8도에 도시된 실행싸이클 T7에서 재 발생된다. 신호 ROF 및 AF가 하이 레벨에 있기 때문에, AND 게이트(41) 및 2개의 D-F/Fs(42 및 43)는 문자 종료 펄스 CE의 두번째 발생에 응답하여 출력 제어 신호 ODE를 저레벨로 바꾼다. 그래서 상기 AND 게이트(40)는 폐쇄되고 CRT(56)는 방송국으로부터의 비디오 화상을 재생한다.
수평 동기 펄스 Hs의 도착과 동시에, 라인 펄스 LP는 제8도에 도시된 바와 같이 발생된다. CROM 포인터(17)의 카운터 부(172)의 내용은 라인 펄스 LP의 하강 엣지와 동기로 ＂1(H)＂의 값을 바꾸기 위해 1만큼 증가된다. SR-F/F는 리세트된다. 스택 포인터(10)가 스택 레지스터(8)의 제1레지스터 SR1를 지정하기 때문에, ＂5000(H)＂의 데이타는 상기 라인 펄스 LP의 상기 하강 엣지에 응답하여 VRAM 포인터(9)내에 세트된다. 그래서 ＂1110(H)＂의 16비트 데이타가 RAM(5)에서 판독되며, 판독 16-비트 데이타중 상위 12비트, 즉, ＂111(H)＂는 CROM 포인터(17)의 래치에 기억된다. 카운터부(172)의 내용은 ＂1(H)＂이다. 그러므로, 어드레스 데이타 ＂1111(H)＂는 CROM 포인터(17)에서 ROM(4)으로 공급된다. 신호 AF는 저레벨로 바뀐다. 그래서 ＂XXXX XX00 0111 0000＂의 데이타는 ROM(4)에서 판독되고 상기 데이타의 하위 10비트 데이타 D11즉, ＂00 011 0000＂는 실행 싸이클 T8에서 래치 클럭 ø1에 응답하여 FIFO 메모리(19)의 제1영역 F1에 기록된다. 상기 FIFO 메모리(19)는 신호 ROF를 저레벨로 바꾼다. SR-F/F(309)가 세트상태에 있기 때문에, 래치 클럭 ø2는 싸이클 T8에서 발생되며, 따라서, FIFO 메모리(19)의 상기 영역 F1의 상기 데이타 D11가 패턴 래치 회로(20)내에 래치된다. 증가 클럭 ø3은 ＂1100(H)＂의 데이타가 기억되는 RAM(5)의 ＂5001(H)＂어드레스 위치에 억세스하기 위해 VRAM 포인터(9)의 내용을 1만큼 변화시킨다. 결과로서, ROM(4)의 ＂1101(H)＂ 어드레스 위치의 데이타, 즉, ＂XXXX XX01 1111 1110＂가 판독된다. 판독데이타의 하위 10비트 데이타 D21즉, ＂01 1111 1110＂는 실행 싸이클 T9에서 래치 클럭 ø1에 응답하여 상기 FIFO 메모리(19)의 제1영역 F1에 기록된다. SR-F/F(309,제6도)가 리세트되고 펄스 CVP 또는 COUT가 도달되지 않았기 때문에, 래치 클럭 ø2는 싸이클 T9에서 발생되지 않는다. VRAM 포인터(9)의 데이타는 증가 클럭 ø3에 의해 ＂5002(H)＂로 변하며 따라서 ＂FFFF(H)＂의 데이타는 RAM(5)에서 출력된다. 따라서, 문자 ＂10＂의 제2라인의 문자 데이타 D11및 D21는 펄스 CHP가 발생되기 전에 래치 회로(20)와 FIFO 메모리(19)에 각기 프리페치된다. 그러므로, 제8도에 도시된 바와 같이, 문자 데이타 출력 명령 펄스 COUT를 발생하도록 펄스 CHP가 발생될 때, 시프트 레지스터(23)는 패턴 래치 회로(20)의 데이타 D11를 수신한다. 래치 클럭 ø2이 실행 싸이클 T10에 나타나며, 따라서 FIFO 메모리(19)의 영역 F1에 기억된 데이타 D21는 패턴 래치 회로(20)에 의해 래치된다. FIFO 메모리(19)는 신호 ROF를 하이레벨로 바꾼다. 시프트 레지스터(23)의 데이타 D11는 발생기(21)로부터의 각각의 시프트 클럭 펄스 SCL에 응답하여 1비트씩 출력 된다. D-F/Fs(42,43)가 수평 동기 펄스 Hs에 의해 리세트되기 때문에, AND 게이트(40)는 개방 상태에 있게 된다. 따라서, 시프트 레지스터(23)의 하이 레벨 출력은 기본색 신호 R,G 및 B를 저레벨로 변화시키고, 문자 칼라 신호 CR,CG 및 CB가 비디오 화상에 중첩된다. 문자 ＂1＂에 대한 제2라인 문자 데이타 D11가 출력되면, 문자 종료 펄스 CE가 발생된다. 그래서 문자 ＂0＂의 제2라인 데이타 D21가 시프트 레지스터(23)내로 전송되고 그 다음에, 1비트식 출력된다. 펄스 CE가 재 발생되면, 게이트(40)가 폐쇄된다.
17번째 수평 동기 펄스 Hs가 도달할 때 까지, 상기 동작이 반복되며, 따라서 선택된 채널 번호 ＂10＂는 설정된 위치에서 CRT상에 디스플레이 된다. 1열 디스플레이 종료 펄스 RE는 상기 17번째 수평 동기 펄스 Hs에 응답하여 발생된다. 상기 펄스 RE는 스택 레지스터(8)의 제2레지스터 SR2를 지정하기 위해, 스택포인터(10)의 내용을 증가시킨다. 그러므로 ＂5003(H)＂ 어드레스 데이타가 VRAM 포인터(9)에 공급된다. 상기 펄스 RE는 또한 D-F/F(14)의 클럭 단자 ø와 CROM 포인터(17)의 카운터 부(172)의 리셋 단자 R에 또한 공급된다. D-F/F(14)에 데이타 단자 D에는 하이 레벨 신호 AF가 공급되기 때문에, 그 출력
Figure kpo00007
은 상기 펄스 RE의 하강 엣지 응답하여 하이 레벨로 바뀐다. 카운터(172)는 상기 펄스 RE의 상기 하강 엣지에 의해 리세트된다. VRAM 포인터(9)는 상기 펄스 RE와 동시에 발생되는 라인 펄스 LP의 하강 엣지에 응답하여 스택 레지스터(8)로부터 어드레스 데이타 ＂5003(H)＂를 포착한다. 상기 펄스 RE의 하강 엣지는 상기 라인 펄스 LP의 하강 엣지 보다 늦게 나타난다. RAM(5)의 ＂5003(H)＂어드레스 위치는 ＂FFFF(H)＂의 데이타를 기억한다. 그러므로, 데이타 검출기(15)는 하이 레벨 신호 AF를 수용한다. 결과로서, AND 게이트(13)는 1비디오 화상마다 모든 문자의 디스플레이 종료를 나타내는 문자 디스플레이 종료 신호 CEND를 발생한다. 상기 신호 CEND 문자 디스플레이 명령 신호 CON를 리세트하기 위해 CPU(2)에 공급된다. 그래서, 상기 신호 CON가 로 레벨로 유지된다. 결과로서, MPX(18)는 프로그램 카운터(6)의 출력을 ROM(4)의 어드레스 입력에 접속시키고, MPX(7)는 버스(30)를 RAM(5)의 어드레스 입력에 접속한다.
제3도에 도시된 바와 같이, CPU(2)는 수직 동기 펄스 Vs가 문자 디스플레이 종료 신호 CEND에 응답하여 도달하였는지의 여부를 검출하기 위해 판단 명령(단계 12)을 실행한다. 만약 상기 수직 동기 펄스 Vs가 도달하지 않았다면, 또 다른 명령은 키입력이 존재하는 가의 여부를 검출하기 위해 실행된다(단계 13). 상기수직 동기화 펄스 Vs의 도달이 그다음 비디오 화상의 개시를 나타내므로, 프로그램은 문자 디스플레이 명령 신호 CON 출력 처리 동작을 실행하기 위해 단계 10으로 점프한다. 키 입력이 단계 11 또는 13에서 검출될 때, 상기 프로그램은 단계 2로 점프한다.
따라서, 마이크로컴퓨터(1)는 서로 비동기성인 프로그램 동작과 문자 디스플레이 동작 양자를 실행한다.
본 발명에 따른 마이크로컴퓨터(1)는, 4개 이상의 문자가 1열에 디스플레이될 때, 현저한 잇점을 제공한다. ＂a＂에서 ＂m＂까지의 14개 문자가 1열에 순서대로 디스플레이된다고 가정하자, 제9도에서 도시된 바와 같이, 문자 디스플레이 명령 신호 CON의 발생에 응답하는 5개의 실행싸이클(T20내지 T24)동안에 문자 ＂a＂,＂b＂,＂c＂,＂d＂ 및 ＂e＂에 대한 제1라인 문자 데이타 a',b',c',d' 및 e'이 각각 FIFO 메모리(19)의 영역 F1,F2,F3,F4 및 F5내에 각기 기록된다. 상기 FIFC 메모리(19)가 하이 레벨의 신호 WOF를 발생하기 때문에, 래치 클럭 ø1과 증가 클럭 ø3은 더 이상 발생되지 않는다. 따라서, VRAM 포인터(9)의 출력 데이타는 기억된 ROM(4)의 ＂f＂에 대한 문자 데이타를 표시하는 개시 어드레스가 기억되는 RAM(5)의 어드레스 위치를 지시하기 위해 고정된다. 디스플레이 클럭 발생기(21)가 제9도에서 도시된 바와 같이 펄스 CVP를 발생시킬 때, 래치 클럭 ø2은 실행 싸이클 T25에서 발생되며, 따라서 패턴 래치(20)는 FIFO 메모리(19)의 영역 F1의 데이타 a'를 래치시킨다. FIFO 메모리(19)가 신호 WOF를 로 레벨로 바꾸기 때문에, 래치 클럭 ø1이 수행 싸이클 T26에서 발생되며, 따라서 문자 ＂f＂에 대한 제1라인 데이타 f1이 상기 FIFO 메모리(19)의 상기 제1영역 F1내에 기록됐다. 상기 FIFO 메모리가 상기 하이 레벨 신호 WOF를 재발생하기 때문에, VRAM 포인터(9)의 출력 데이타는 VRAM 영역(501)의 그 다음 어드레스 데이타에 고정된다. 그후에 클럭 발생기(21)가 제9도에 도시된 바와 같이, 펄스 CHP를 발생하기 때문에, 시프트 레지스터(23)는 패턴 래치(20)의 데이타 a'를 수용한다. 래치 클럭 ø2은 실행 싸이클 T27에서 발생되며, 따라서 패턴 래치(20)는 FIFO 메모리(19)의 제2영역 F2의 데이타 b'를 기억한다. 실행 싸이클 T28에서 래치 클럭 ø1의 발생에 의해서, 문자 ＂g＂의 제1라인 데이타 g'가 FIFO 메모리(19)의 제2영역 F2에 기록된다. 디스플레이 클럭 발생기(21)는 예를들어, 제9도에 도시된 바와 같이, 실행 싸이클 T29에서 시프트 클럭 펄스 SCL를 발생하기 위해 시작된다.
상기 시프트 레지스터(23)의 데이타 a'는 각 시프트 클럭 펄스 SCL에 응답하여 1비트씩 출력된다. 그후에 문자 종료 펄스 CE가 발생되며, 따라서 패턴 래치(20)의 데이타 b'가 시프트 레지스터(23)에 기억된 후에 1비트씩 출력된다. 래치 클럭 ø2이 실행 싸이클 T30에서 발생되기 때문에, 영역 F3의 데이타 c'가 상기 패턴 래치(20)에 래치된다. 래치 클럭 ø2은 실행 싸이클 T31에서 발생되며, 따라서 문자 ＂h＂의 제1라인 데이타 h'가 FIFO 메모리(10)의 제3영역 F3에 기록된다. 데이타 b'의 출력 종료를 나타내는 펄스 CE에 의해, 패턴 래치(20)의 데이타 c'는 시프트 레지스터(23)에 전송된 후 출력된다. 상기 동작은 제9도에 도시된 바와 같이 반복된다. 문자 디스플레이 명령 신호 CON이 제9도의 싸이클 T32및 T38로 도시된 바와 같이, 한 실행 싸이클 동안에 로레벨로 바뀔때, CROM 포인터(17)는 ROM(4)의 문자 영역(402)에 억세스 되는 것을 억제시킨다. 그러나, 다수의 문자 데이타가 FIFO 메모리내로 프리페치되므로, 상기 문자 데이타가 연속으로 출력된다. 1열 문자 표시의 종료를 나타내는 데이타 ＂FFFF(H)＂가 RAM(5)을부터 판독될 때, VRAM 포인터(9) 및 CROM 포인터(17)는 동작을 멈춘다. 문자 ＂n＂의 제1라인 데이타 n'가 출력된 후, AND 게이트(40)가 폐쇄된다. 그후에 수평 동기 펄스 Hs가 도달할 때, ＂a＂ 내지 ＂e＂의 문자에 대한 제2라인 데이타 a' 내지 e'는 FIFO 메모리(19)내에 프리페치되고 그후에도 상기 동작은 반복한다. 상기 실시예에서, 1명령 실행 싸이클 시간은 2μsec인데 반해, 문자 종료 펄스 CE는 2.5μsec마다 발생한다. 신호 CON는 12μsec의 싸이클 주기를 가지며, 10μsec 주기 동안 하이레벨을 유지한다. 따라서, 다수의 문자가 연속으로 디스플레이되는 경우라도, 적어도 1문자 데이타는 FIFO 메모리(19)에 남게 된다. 따라서, 문자 디스플레이가 파괴되지 않는다.
본 발명은 상기 실시예에 제한되지 않고, 본 발명의 영역 및 정신을 벗어나지 않고도 변경 및 변화될 수도 있다.

Claims (10)

  1. 다수의 명령을 기억하는 제1영역(401)과 문자 데이타를 기억하는 제2영역(402)을 구비한 메모리(4)와, 명령을 판독하기 위해 상기 제1영역(401)에 억세스하는 프로그램 카운터(6)와, 상기 제1영역으로부터 판독된 상기 명령을 실행하며, 상기 제1영역으로부터 판독된 상기 명령을 실행하므로 설정된 싸이클에서 제1상태와 제2상태 사이에서 변하는 문자 디스플레이 명령 신호(CON)을 발생하기 위한 수단을 포함하는 실행 유닛(2)과, 상기 제2영역(402)으로부터 상기 문자 데이타를 판독하기 위한 어드레스 정보를 일시적으로 기억하는 제1기억수단(171)을 포함하는 CROM 포인터(17)와, 상기 문자 디스플레이 명령 신호(CON)에 응답하여, 상기 문자 디스플레이 명령 신호(CON)가 제1상태에 있을시에, 상기 프로그램 카운터(6)가 상기 제1영역(401)으로부터의 상기 명령을 판독하는 것을 허용하기 위해 상기 프로그램 카운터(6)를 상기 메모리(4)에 결합시키고; 상기 제2영역으로의 억세스가 적용될시에 상기 문자 데이타가 상기 어드레스 정보에 의해 지정된 상기 제2영역(402)의 어드레스 위치로부터 판독될 수 있게, 상기 문자 디스플레이 명령신호(CON)가 상기 제2상태에 있을시에, 상기 CORM 포인터(17)가 상기 제2영역(402)에 억세스하는 것을 허용하기 위해 상기 CROM 포인터(17)를 상기 메모리에 결합시키는 멀티플렉서(18)와, 상기 제2영역(402)으로부터 판독된 문자 데이타를 일시적으로 기억하기 위한 제2기억 수단(19,20) 및, 문자 데이타 출력 명령 신호(COUT)에 응답하여 상기 제2기억수단(19,20)에 기억된 문자 데이타를 수신하고 시프트 클럭(SCL)에 응답하여 수신된 문자 데이타를 시프트하기 위한 시프트 레지스터(23)를 포함하는 마이크로컴퓨터에 있어서, 상기 실행 유닛(2)은 상기 문자 디스플레이 명령 신호(CON)가 상기 제2상태에 있는 기간동안 명령의 실행을 중지시키고 상기 문자 디스플레이 명령신호(CON)의 상기 제1상태로의 변환에 응답하는 명령의 실행을 다시 개시하는 것을 특징으로 하는 마이크로컴퓨터.
  2. 제1항에 있어서, 상기 멀티플렉서는 상기 문자 디스플레이 명령신호(CON)가 상기 제1상태에 있을시에 상기 프로그램 카운터(6)를 상기 메모리(4)에 결합시키고, 상기 문자 디스플레이 명령 신호(CON)가 상기 제2상태에 있을시에 상기 CROM 포인터(17)를 상기 메모리(4)에 결합시키는 멀티플렉서(18)를 포함하는 것을 특징으로 하는 마이크로컴퓨터.
  3. 제2항에 있어서, 상기 문자 디스플레이 명령 신호(CON)의 상기 제1상태의 시간 주기가 상기 제2상태의 시간 주기보다 더 짧은 것을 특징으로 하는 마이크로컴퓨터.
  4. 제1항에 있어서, 상기 제2기억 수단이 선입 선출 메모리(19)를 포함하는 것을 특징으로 하는 마이크로컴퓨터.
  5. 다수의 명령과 다수의 문자 데이타를 기억하는 제1메모리(4)와, 상기 제1메모리로부터 선택된 수의 상기 명령을 판독하기 위해 상기 제1메모리를 억세스하는 프로그램 카운터(6)와, 상기 제1메모리(4)로부터 판독된 명령을 실행하며, 설정된 싸이클에서 제1상태와 제2상태간에 변하는 문자 디스플레이 명령 신호(CON)을 발생하기 위해 상기 제1메모리(4)로부터 판독된 특정 명령에 응답하는 수단을 포함하는 실행 유닛(2)과, 상기 제어 신호(CON)의 상기 제2상태동안 상기 실행 유닛(2)이 명령의 실행을 중지시키게 하기 위해 상기 프로그램 카운터(6)가 상기 제1메모리(4)를 억세스하는 것을 억제시키고, 상기 문자 디스플레이 명령 신호(CON)의 상기 제1상태동안 상기 실행 유닛(2)이 명령의 실행을 다시 개시하게 하기 위해 상기 프로그램 카운터(6)를 허용하기 위한 멀티플렉서(18)와, 출력될 문자 데이타의 어드레스 정보를 기억하는 제2메모리(5)와, 상기 제어신호(CON)의 상기 제2상태동안 상기 제2메모리(5)로부터의 상기 어드레스 정보를 판독하기 위한 멀티플렉서(7) 및 VRAM 포인터(9)와, 상기 제어신호(CON)의 상기 제2상태동안 상기 제1메모리(4)로부터의 문자 데이타를 판독하기 위해 상기 제2메모리(5)로부터 판독된 상기 어드레스 정보에 응답하는 CROM 포인터(17)와, 상기 제1메모리(4)로부터 판독된 문자 데이타를 일시적으로 기억하기 위한 제3메모리(19)와, 시프트 클럭 펄스(SCL)를 발생하기 위한 수단(21)과, 상기 시프트 클럭 펄스(SCL)에 응답하여 기억된 데이타를 출력하는 시프트 레지스터(23) 및, 상기 제3메모리(19)에 기억된 문자 데이타를 상기 시프트 레지스터(23)로 전송하기 위한 수단(20)을 포함하는 것을 특징으로 하는 마이크로컴퓨터.
  6. 제5항에 있어서, 상기 제2메모리(5)는 상기 어드레스 정보를 상기 제2메모리(5)내에 기록하기 위해, 상기 제어 신호(CON)의 상기 제1상태동안 상기 제2메모리(5)에 억세스하는 상기 실행 유닛(2)에 의해 처리될 데이타를 기억하는 것을 특징으로 하는 마이크로컴퓨터.
  7. 음극선관(56)의 스크린에 디스플레이될 문자를 표시하는 문자 데이타를 발생하는 마이크로컴퓨터에 있어서, 상기 마이크로컴퓨터는 다수의 명령을 기억하는 제1영역(401)과 상기 문자 데이타를 기억하는 제2영역(402)을 가진 메모리(4)와, 상기 메모리(4)의 상기 제1영역(401)으로부터 판독된 각각의 명령을 실행하는 실행 유닛(2)과, 상기 실행 유닛에 의해 실행될 명령이 기억되는 상기 제1영역(401)의 어드레스 장소를 지정하는 프로그램 카운터(6)와, 출력될 문자 데이타가 기억되는 상기 제2영역(402)의 어드레스 장소를 지정하는 CROM 포인터(17)와, 상기 제1영역으로부터 판독된 특정 명령에 응답하여, 설정된 싸이클의 제1상태와 제2상태간에 변하는 문자 디스플레이 명령 신호(CON)를 발생하기 위한 수단을 포함하는 상기 실행 유닛(2)과, 상기 메모리(4)와, 상기 프로그램 카운터(6) 및, 상기 CROM 포인터(17)에 결합되며, 상기 문자 디스플레이 명령 신호(CON)에 응답하여, 상기 문자 디스플레이 명령 신호(CON)의 상기 제1상태동안 명령을 판독하기 위해 상기 프로그램 카운터(6)를 사용한 상기 메모리(4)의 상기 제1영역(401)을 억세스하고 상기 문자 디스플레이 명령 신호(CON)의 상기 제2상태동안 문자 데이타를 판독하기 위해 상기 CROM 포인터(17)를 사용한 상기 메모리(4)의 상기 제2영역(402)을 억세스하는 수단(18)과, 상기 메모리(4)의 상기 제2영역(402)으로부터 판독된 상기 문자 데이타를 일시적으로 기억하기 위한 제2기억 수단(19)과, 상기 음극선관으로부터 유도된 수직 및 수평 동기 신호(Vs,Hs)에 응답하여, 상기 문자가 검출신호(COUT)를 발생하기 위해 디스플레이될 상기 스크린의 위치를 검출하고 시프트 클럭 펄스(SCL)를 발생하기 위한 위치 검출 수단(21)과, 상기 시프트 클럭 펄스(SCL)와 동기로 기억된 데이타를 시프트 및 출력하는 시프트 레지스터(23) 및, 상기 기억 수단(19)에 기억된 상기 문자 데이타를 상기 시프트 레지스터(23)로 전송하기 위한 수단(20)을 포함하는 것을 특징으로 하는 마이크로컴퓨터.
  8. 제7항에 있어서, 상기 위치 검출 수단은 상기 위치를 나타내는 위치 데이타를 래칭하기 위한 데이타 래치 수단(213,215,222,223)을 포함하고, 상기 실행 수단(2)은 상기 메모리(4)의 상기 제1영역(401)으로부터 판독된 명령을 실행하므로 상기 위치 데이타를 상기 데이타 래치 수단내에 기록하는 것을 특징으로 하는 마이크로컴퓨터.
  9. 제7항에 있어서, 상기 문자가 상기 음극선관의 상기 스크린에 디스플레이된 후 문자 디스플레이 종료 신호(CEND)를 발생하기 위한 수단(13 내지 16)과 상기 제어 신호를 상기 제1상태로 유지하기 위해 상기 문자 디스플레이 종료 신호에 응답하는 수단(2)을 포함하는 것을 특징으로 하는 마이크로컴퓨터.
  10. 제7항에 있어서, 상기 메모리 판독 전용 메모리(4)를 포함하고 상기 마이크로컴퓨터는 상기 실행 유닛(2)용 데이타를 기억하는 제3영역과 문자 어드레스 정보를 기억하는 제4영역(501)을 가진 판독/기록 메모리(5)와, 상기 판독/기록 메모리의 상기 제4영역(501)의 영역을 지정하는 VRAM 포인터(9)와, 상기 실행 유닛이 상기문자 디스플레이 명령 신호(CON)의 상기 제1상태 동안 상기 판독/기록 메모리(5)의 상기 제3 및 제4영역을 억세스하는 것을 허용하는 수단(7)과, 상기 문자 디스플레이 명령 신호(CON)의 상기 제1상태 동안 문자 어드레스 정보를 판독하기 위해 상기 VRAM 포인터(9)를 사용한 상기 판독/기록 메모리(5)의 상기 제4영역(501)을 억세스하는 수단 및, 상기 제어 신호의 상기 제2상태 동안 상기 판독/기록 메모리(5)의 상기 제4영역으로부터 판독된 문자 어드레스 정보를 상기 VRAM 포인터(17)로 전송하기 위한 수단(30)을 포함하는 것을 특징으로 하는 마이크로컴퓨터.
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