KR910017321A - 고속 디지탈 신호 분석 장치 - Google Patents

Abstract

내용 없음

Description

고속 디지탈 신호 분석 장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명의 개략적인 구성을 나타내는 블록도, 제2도는 본 발명을 적용한 외부버스와의 연결상태도, 제3도는 제1도의 버스제어부의 개략적인 구성을 나타낸 블록도.

Claims (5)

1. 외부로 부터 디지탈 신호가 입력되는 입력 FIFO 수단(12), 상기 입력 FIFO 수단(12)과 버스를 연결되어 입력된 디지탈 신호를 분석처리하는 프로세서 수단(11), 상기 프로세서 수단(11)과 버스를 통해 연결된 메모리 수단(13), 상기 프로세서 수단(11)과 버스를 통해 연결되어 제어신호를 발생하는 버스제어 수단(14), 및 상기 프로세서 수단(11)과 버스를 통해 연결되어 분석 처리된 신호를 출력하는 출력 FIFO 수단(15)으로 구성되어 100KHz 대역의 주파수를 195Hz로 실시간 분석 처리하는 것을 특징으로 하는 고속디지탈 신호 분석 장치.
2. 제1항에 있어서, 상기 프로세서 수단(11)은 16비트 정수계산형 프로세서인 DSP로 구성되는 것을 특징으로 하는 고속디지탈 신호 분석 장치.
3. 제1항에 있어서, 상기 버스 제어수단(14)은 집적회로화한 입출력 제어수단(31)으로 구성되어 외부와의 입출 력을 제어하고 내부 회로의 상태를 알려주는 것을 특징으로 하는 고속디지탈 신호 분석 장치.
4. 제1항에 있어서, 상기 입력 FIFO 수단(12) 및 출력 FIFO 수단(15)은 별도의 데이타 전달 프로세서가 필요없이 FIFO(First-in-first-out)방식을 이용하는 것을 특징으로 하는 고속디지탈 신호 분석 장치.
5. 제2항에 있어서, 상기 DSP(41)에 연결된 디코더(42), 상기 디코더(42)에 연결된 입력 FIFO 수단(12), 상기 디코더(42)에 연결된 인버터(45), 상기 인버터(45)에 연결되고 상기 DSP(41)에 인에이블 단자가 연결된 3-상태 버퍼(46), 상기 DSP(41)에 연결되고 상기 3-상태 버퍼(46)에서 출력되는 신호의 제어를 받는 데이타 버퍼(43), 및 상기 입력 FIFO 수단(12)과 데이타 버퍼(43)에 연결된 메모리 수단(13)으로 구성되어, 상기 입력 FIFO수단(12)으로 부터 상기 메모리 수단(13)으로 데이타를 저장함을 특징으로 하는 고속디지탈 신호 분석 장치.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.