KR910017307A - 뉴로 칩(neuro chip) 및 그 칩을 갖는 뉴로 컴퓨터 - Google Patents

뉴로 칩(neuro chip) 및 그 칩을 갖는 뉴로 컴퓨터 Download PDF

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아오이 죠이찌
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Abstract

내용 없음

Description

뉴로 칩(neuro chip) 및 그 칩을 갖는 뉴로 컴퓨터
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명에 의한 뉴로 칩을 갖는 뉴로 컴퓨터를 나타내는 개통도, 제6도는 프로그램 데이타 버스(제5도)를 통해 공급되는 프로그램을 해석하기위해 각 뉴로칩(제5도)에 구비되는 뉴론 연산회로 내의 프로그램 보지/해석 수단을 나타내는 개통도, 제7도는 각 뉴로 칩(제5도)에 구비된 뉴론 연산 회로의 인터패이스와 프로그램을 실행하기 위해 그내에서 사용되는 수단을 나타내는 개통도.

Claims (7)

  1. 복수의 뉴론 연산회로들과, 상기 뉴론 연산회로들에 병렬로 데이타를 공급하고 또한 그로부터 병렬로 데이타를 수신하기 위한 동시통신 버스단말(broadcast bus terminal)과 상기 뉴론 연산회로들에 접속된 프로그램 데이타 버스와, 상기 프로그램 데이타 버스를 통해 상기 뉴론 연산회로들로 외부입력 공통 프로그램을 공급하기 위한 프로그램 데이타 버스단말과, 상기 뉴론 연산회로들을 접속하는 링버스(ring bus)와, 상기 뉴론 연산회로들간에 데이타를 전송하기 위해 상기 링 버스에 접속된 복수의 링 버스 단말을 포함하는 것이 특징인 뉴로 칩.
  2. 제1항에 있어서, 상기 뉴론 연산회로들 각각은 상태신호에 따라 프로그램이 실행될 수 없게하는 플래그를 갖는 제어회로를 포함하는 것이 특징인 뉴로 칩.
  3. 제1항에 있어서, 상기 뉴론 연산회로들 각각은 상기 뉴론 연산회로들의 결합관계에 따라 명령의 실행을 개시 및 정지시키기 위한 제어회로와 복수의 카운터 수단을 포함하는 것이 특징인 뉴로 칩.
  4. 복수의 뉴론 연산회로들과, 상기 뉴론 연산회로들에 병렬로 데이타를 공급하고 또한 그로부터 병렬로 데이타를 수신하기 위한 동시통신 버스단말(broadcast bus terminal)과 상기 뉴론 연산회로들에 접속된 프로그램 데이타 버스와, 상기 프로그램 데이타 버스를 통해 상기 뉴론 연산회로들로 외부입력 공통 프로그램을 공급하기 위한 프로그램 데이타 버스단말과, 상기 누론 연산회로들을 접속하는 링버스(ring bus)와, 상기 뉴론 연산회로들간에 데이타를 전송하기 위해 상기 링 버스에 접속된 복수의 링 버스 단말을 포함하며, 상기 뉴론 연산회로들 각각은 공통 프로그램을 유지 및 해석시키기 위한 프로그램 유지/해석 수단과, 동시통신버스에 접속된 동시통신버스인터페이스와, 링버스에 접속된 링 버스인터페이스와, 상기 뉴론 연산회로에 할당된 가중치를 나타내는 데이타를 기억하기위한 가중치 메모리와, 상기 가중치 메모리에 접속된 메모리인터페이스와, 프로그램 유지/해석 수단에 의해 출력된 명령을 실행하기 위한 연산수단과, 상기 연산수단에 의해 출력된 데이타를 임시 유지하기 위한 수단을 포함하는 것이 특징인 뉴로 칩.
  5. 제4항에 있어서, 상기 뉴론 연산회로들 각각은 상태신호에 따라 프로그램이 실행될 수 없게하는 플래그를 갖는 제어회로를 포함하는 것이 특징인 뉴로 칩.
  6. 제4항에 있어서, 상기 뉴론 연산회로들 각각은 상기 뉴론 연산회로들의 결합관계에 따라 명령의 실행을 개시 및 정지시키기위한 제어회로와 복수의 카운터 수단을 포함하는 것이 특징인 뉴로 칩.
  7. 복수의 뉴론 연산회로들과, 상기 뉴론 연산회로들에 병렬로 데이타를 공급하고 또한 그로부터 병렬로 데이타를 수신하기 위한 동시통신 버스단말(broadcast bus terminal)과 상기 뉴론 연산회로들에 접속된 프로그램 데이타 버스와, 상기 프로그램 데이타 버스를 통해 상기 뉴론 연산회로들로 외부입력 공통 프로그램을 공급하기 위한 프로그램 데이타 버스단말과, 상기 뉴론 연산회로들을 접속하는 링 버스(ring bus)와 상기 뉴론 연산회로들 간에 데이타를 전송하기 위해 상기 링 버스에 접속된 복수의 링 버스 단말을 포함하며, 상기 뉴론 연산회로들 각각은 공통 프로그램을 유지 및 해석시키기위한 프로그램 유지/해석 수단과, 동시통신버스에 접속된 동시통신 버스인터페이스와, 링버스에 접속된 링 버스인터페이스와, 상기 뉴론 연산회로에 할당된 가중치를 나타내는 데이타를 기억하기위한 가중치 메모리와, 상기 가중치 메모리에 접속된 메모리인터페이스와, 프로그램 유지/해석 수단에 의해 출력된 명령을 실행하기 위한 연산수단과, 상기 연산수단에 의해 출력된 데이타를 임시 유지하기위한 수단을 포함하는 것이 특징인 뉴로 칩.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2687814A1 (fr) * 1992-02-26 1993-08-27 Philips Electronique Lab Processeur neuronal a cellules synaptiques reparties.
DE69430527T2 (de) * 1994-07-28 2003-01-02 International Business Machines Corp., Armonk Schaltung für das Vorladen von Eingangsvektorbestandteilen in eine freie Neuronalschaltung während der Erkennungsphase
US5835902A (en) * 1994-11-02 1998-11-10 Jannarone; Robert J. Concurrent learning and performance information processing system
US5684956A (en) * 1994-11-14 1997-11-04 Billings; Roger E. Data transmission system with parallel packet delivery
US5796922A (en) * 1996-03-29 1998-08-18 Weber State University Trainable, state-sampled, network controller
US6067536A (en) * 1996-05-30 2000-05-23 Matsushita Electric Industrial Co., Ltd. Neural network for voice and pattern recognition
US6041322A (en) * 1997-04-18 2000-03-21 Industrial Technology Research Institute Method and apparatus for processing data in a neural network
US6523018B1 (en) * 1998-12-29 2003-02-18 International Business Machines Corporation Neural chip architecture and neural networks incorporated therein
US6502083B1 (en) * 1998-12-29 2002-12-31 International Business Machines Corporation Neuron architecture having a dual structure and neural networks incorporating the same
US20050149462A1 (en) * 1999-10-14 2005-07-07 The Salk Institute For Biological Studies System and method of separating signals
US6424960B1 (en) * 1999-10-14 2002-07-23 The Salk Institute For Biological Studies Unsupervised adaptation and classification of multiple classes and sources in blind signal separation
GB9924310D0 (en) 1999-10-15 1999-12-15 Univ Manchester Neural network component
US6836839B2 (en) 2001-03-22 2004-12-28 Quicksilver Technology, Inc. Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements
US8843928B2 (en) 2010-01-21 2014-09-23 Qst Holdings, Llc Method and apparatus for a general-purpose, multiple-core system for implementing stream-based computations
US7653710B2 (en) 2002-06-25 2010-01-26 Qst Holdings, Llc. Hardware task manager
US20040133745A1 (en) 2002-10-28 2004-07-08 Quicksilver Technology, Inc. Adaptable datapath for a digital processing system
US7752419B1 (en) 2001-03-22 2010-07-06 Qst Holdings, Llc Method and system for managing hardware resources to implement system functions using an adaptive computing architecture
US7962716B2 (en) 2001-03-22 2011-06-14 Qst Holdings, Inc. Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements
US6577678B2 (en) 2001-05-08 2003-06-10 Quicksilver Technology Method and system for reconfigurable channel coding
US6836767B2 (en) * 2001-10-03 2004-12-28 International Business Machines Corporation Pipelined hardware implementation of a neural network circuit
US7046635B2 (en) 2001-11-28 2006-05-16 Quicksilver Technology, Inc. System for authorizing functionality in adaptable hardware devices
US6986021B2 (en) 2001-11-30 2006-01-10 Quick Silver Technology, Inc. Apparatus, method, system and executable module for configuration and operation of adaptive integrated circuitry having fixed, application specific computational elements
US8412915B2 (en) 2001-11-30 2013-04-02 Altera Corporation Apparatus, system and method for configuration of adaptive integrated circuitry having heterogeneous computational elements
US7215701B2 (en) 2001-12-12 2007-05-08 Sharad Sambhwani Low I/O bandwidth method and system for implementing detection and identification of scrambling codes
US6947916B2 (en) * 2001-12-21 2005-09-20 Quicksilver Technology, Inc. IC for universal computing with near zero programming complexity
US7403981B2 (en) 2002-01-04 2008-07-22 Quicksilver Technology, Inc. Apparatus and method for adaptive multimedia reception and transmission in communication environments
US7328414B1 (en) 2003-05-13 2008-02-05 Qst Holdings, Llc Method and system for creating and programming an adaptive computing engine
US7660984B1 (en) 2003-05-13 2010-02-09 Quicksilver Technology Method and system for achieving individualized protected space in an operating system
US8108656B2 (en) 2002-08-29 2012-01-31 Qst Holdings, Llc Task definition for specifying resource requirements
US7937591B1 (en) 2002-10-25 2011-05-03 Qst Holdings, Llc Method and system for providing a device which can be adapted on an ongoing basis
US8276135B2 (en) 2002-11-07 2012-09-25 Qst Holdings Llc Profiling of software and circuit designs utilizing data operation analyses
US7225301B2 (en) 2002-11-22 2007-05-29 Quicksilver Technologies External memory controller node
GB2400201A (en) * 2003-04-05 2004-10-06 Hewlett Packard Development Co Network modelling its own response to a requested action
US10332004B2 (en) * 2015-07-13 2019-06-25 Denso Corporation Memristive neuromorphic circuit and method for training the memristive neuromorphic circuit
JP6659957B2 (ja) 2016-06-06 2020-03-04 富士通株式会社 情報処理装置、イジング装置及び情報処理装置の制御方法
DE102016216950A1 (de) * 2016-09-07 2018-03-08 Robert Bosch Gmbh Modellberechnungseinheit und Steuergerät zur Berechnung eines mehrschichtigen Perzeptronenmodells mit Vorwärts- und Rückkopplung
US10175980B2 (en) * 2016-10-27 2019-01-08 Google Llc Neural network compute tile
KR20200047551A (ko) 2017-07-30 2020-05-07 뉴로블레이드, 리미티드. 메모리 기반 분산 프로세서 아키텍처
US20190057727A1 (en) * 2018-10-15 2019-02-21 Amrita MATHURIYA Memory device to provide in-memory computation functionality for a pipeline circuit architecture
CN111260046B (zh) * 2018-11-30 2022-12-02 上海寒武纪信息科技有限公司 运算方法、装置及相关产品
US11494645B2 (en) * 2018-12-06 2022-11-08 Egis Technology Inc. Convolutional neural network processor and data processing method thereof
CN111291874B (zh) * 2018-12-06 2023-12-01 神盾股份有限公司 卷积神经网络处理器及其数据处理方法
CN111930681B (zh) * 2019-05-13 2023-10-10 中科寒武纪科技股份有限公司 一种计算装置及相关产品

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5163133A (en) * 1987-02-17 1992-11-10 Sam Technology, Inc. Parallel processing system having a broadcast, result, and instruction bus for transmitting, receiving and controlling the computation of data
FR2622989B1 (fr) * 1987-11-06 1992-11-27 Thomson Csf Machine multiprocesseur reconfigurable pour traitement du signal
US5204938A (en) * 1989-05-30 1993-04-20 Loral Aerospace Corp. Method of implementing a neural network on a digital computer
US5167008A (en) * 1990-12-14 1992-11-24 General Electric Company Digital circuitry for approximating sigmoidal response in a neural network layer

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US5517600A (en) 1996-05-14
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JPH03251947A (ja) 1991-11-11

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