Claims (4)
데이타버퍼, 데이타출력래치, 데이타출력 피드백회로, 제어데이타 출력래치, 제어데이터출력 피드백회로, 상태입력회로, 제어회로 및 내부데이타버스를 구비한 병렬포트에 있어서, 상기 제어회로는 모드입력단자와 로우 상태에서는 입력되는 병렬포트리드 플래그데이타를 래치하여 상기 데이타 출력 래치를 디스에이블시키고, 모드 입력단자의 하이상태에서는 이 하이신호에 의해 상기 데이타출력래치를 디스에이블시키는 입출력모드 제어수단을 구비한 것을 특징으로 하는 병렬포트.In a parallel port having a data buffer, a data output latch, a data output feedback circuit, a control data output latch, a control data output feedback circuit, a status input circuit, a control circuit, and an internal data bus, the control circuit comprises a mode input terminal and a low row. And an input / output mode control means for latching the parallel port lead flag data input in the state to disable the data output latch, and in the high state of the mode input terminal, disable the data output latch by this high signal. Parallel port.
제1항에 있어서, 상기 제어회로는 입출력모드 제어수단의 디스에이블출력을 제어데이타 리드동작시에 내부 데이타버스상의 임의의 비트데이타로 출력시키기 위한 게이트수단을 구비한 것을 특징으로 하는 양방향 병렬포트.2. The bidirectional parallel port according to claim 1, wherein said control circuit includes gate means for outputting the disable output of the input / output mode control means to arbitrary bit data on an internal data bus during a control data read operation.
제2항에 있어서, 상기 입출력모드 제어수단은 제어데이타 라이트동작시에 내부 데이타버스상의 임의의 비트 데이타를 래치하기 위한 레지스터와, 상기 레지스터의 출력신호와 모드입력단자의 입력신호를 선택적으로 상기 데이타출력래치의 출력인에이블단자에 제공하기 위한 OR게이트와, 상기 레지스터를 병렬데이타 라이트동작시, 모드입력단자에 하이신호입력시 또는 병렬포트 리세트신호 입력시 리세트시키기 위한 NOR게이트를 구비한 것을 특징으로 하는 양방향 병렬포트.The data input / output mode of claim 2, wherein the input / output mode control means selectively registers a register for latching arbitrary bit data on an internal data bus during a control data write operation, an output signal of the register and an input signal of a mode input terminal. An OR gate for providing to the output enable terminal of the output latch, and a NOR gate for resetting the register upon parallel data write operation, high signal input to the mode input terminal or parallel port reset signal input. Featuring a bidirectional parallel port.
제3항에 있어서, 상기 레지스터에 래치되는 임의의 비트데이타는 CPU에서 프로그램적으로 발생된 병렬포트 리드플래그 데이타임을 특징으로 하는 양방향 병렬포트.4. The bidirectional parallel port of claim 3, wherein any bit data latched in the register is parallel port read flag data generated programmatically in a CPU.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.